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公开(公告)号：KR100260717B1
公开(公告)日：2000-09-01
申请号：KR1019980012422
申请日：1998-04-08
Applicant: 전자부품연구원
IPC: H01L21/28
Abstract: PURPOSE: A method for manufacturing a stack ceramic coupler is provided to reduce the size of a coupler device by forming a circuit electrode on a multi-layer to obtain a long signal transmit line within a limited region. CONSTITUTION: A method for manufacturing a stack ceramic coupler fills a conductive paste in a via hole formed by punching a hole at a predetermined location on a greed sheet and then patterns an internal circuit to obtain a transmit line of a desired length. The via hole is formed in line with the via hole on the circuit green sheet and a ground electrode pattern for opening the via hole for interlayer connection is formed for interlayer shield upon stack of the circuit green sheet to form a ground green sheet. The ground green sheets in which the circuit green sheet and the ground electrode pattern are formed are alternately stacked with the via holes being matched. The stacked green sheets are cut along a predetermined cutting line.
Abstract translation: 目的：提供一种用于制造叠层陶瓷耦合器的方法，通过在多层上形成电路电极来减小耦合器件的尺寸，以在有限的区域内获得长信号传输线。 构成：制造叠层陶瓷耦合器的方法在通孔上填充导电膏，该导通孔通过在贪心片上的预定位置冲孔，然后对内部电路进行图案以获得所需长度的传输线。 通孔与电路生片上的通孔形成一致，形成用于层叠连接用开孔的接地电极图案，用于层叠电路板上的层间屏蔽，形成接地生片。 其中形成电路生片和接地电极图案的接地生片与通孔匹配交替堆叠。 堆叠的生片沿预定的切割线切割。
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公开(公告)号：KR100243356B1
公开(公告)日：2000-02-01
申请号：KR1019970050370
申请日：1997-09-30
Applicant: 전자부품연구원
IPC: H01F17/00
Abstract: 본 발명의 적층 세라믹 트랜스포머는 표면에 각각 1차 코일 및 2차 코일 연결전극이 형성되고 그 측면에 외부 단자 전극이 형성된 페라이트 기판과, 상기 페라이트 기판 상에 탑재되고, 상기 1차 코일 및 2차 코일 연결전극과 연결되는 1차 코일 및 2차 코일이 형성되어 있고 가운데에 구멍을 갖는 적층 세라믹 코일과, 상기 적층 세라믹 코일 상에 탑재되고 상기 적층 세라믹 코일의 구멍에 끼워지는 돌출부을 갖는 페라이트 코어를 포함한다. 본 발명의 적층 세라믹 트랜스포머는 고주파 스위칭 트랜스포머로써 사용할 경우에도 누설자속에 의한 외부로의 전자파 노이즈의 방사문제를 해결할 수 있다.
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公开(公告)号：KR100213940B1
公开(公告)日：1999-08-02
申请号：KR1019970041594
申请日：1997-08-27
Applicant: 전자부품연구원
IPC: C04B35/64
Abstract: 본 발명은 중심부에 관통되는 구멍을 갖는 몸체와, 상기 중심부에 관통된 구멍에 삽입되고 상기 몸체의 상부 표면과 평행을 이루는 중심봉과, 상기 몸체의 하부에서 상기 중심봉에 의하여 마련된 공간에 소정 높이로 삽입되어 상하로 이동가능하고 상기 중심봉을 지지하는 하부 펀치와, 상기 몸체의 상부에서 상기 중심봉에 마련된 공간에 소정 깊이로 삽입되고 상하로 이동 가능한 상부 펀치를 포함하여 이루어지는 것을 특징으로 하는 성형체 제조형 금형을 제공하는 데 있다. 상기 몸체의 상부 표면에 상기 몸체의 표면 이상 높이로 주입된 분말을 제거하기 위한 수평 지그를 더 구비할 수 있다. 또한, 상기 하부 펀치가 삽입된 소정 높이는 상기 몸체의 중심 이상의 높이로 구성한다. 본 발명은 성형체 제조시에 생기는 미세균열등의 결함과 성형 밀도 변화에 의한 두께 편차를 제거하여 균일한 성형체를 형성할 수 있다.
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公开(公告)号：KR1019990027840A
公开(公告)日：1999-04-15
申请号：KR1019970050370
申请日：1997-09-30
Applicant: 전자부품연구원
IPC: H01F17/00
Abstract: 본 발명의 적층 세라믹 트랜스포머는 표면에 각각 1차 코일 및 2차 코일 연결전극이 형성되고 측면에 외부 단자 전극이 형성된 페라이트 기판과, 상기 페라이트 기판 상에 탑재되고, 상기 1차 코일 및 2차 코일 연결전극과 접속전극을 통하여 연결되는 1차 코일 및 2차 코일이 형성되어 있고 가운데에 구멍을 갖는 적층 세라믹 코일과, 상기 적층 세라믹 코일 상에 탑재되고 상기 적층 세라믹 코일의 구멍에 끼워지는 돌출부을 갖는 페라이트 코어를 포함한다. 본 발명의 적층 세라믹 트랜스포머는 고주파 스위칭 트랜스포머로써 사용할 경우에도 누설자속에 의한 외부로의 전자파 노이즈의 방사문제를 해결할 수 있다.
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公开(公告)号：KR1019990012954A
公开(公告)日：1999-02-25
申请号：KR1019970036536
申请日：1997-07-31
Applicant: 전자부품연구원
IPC: H01L23/48
Abstract: 본 발명은 복수개의 그린 쉬트를 적층한 적층체를 절단한 후 소성하여 만들어지는 적층 세라믹 부품의 제조방법에 있어서, 상기 적층체의 절단은 상기 그린 쉬트의 크기보다 작은 치수의 절단날을 이용하여 수행하는 것을 특징으로 하는 적층 세라믹 부품의 제조방법을 제공한다. 상기 적층체의 절단시 상기 그린 쉬트에 형성된 전극 패턴의 외부에 형성된 절단선을 이용하여 수행할 수 있다. 본 발명의 적층 세라믹 부품의 제조방법에 적용되는 적층체의 절단방법은 그린 쉬트보다 작은 절단날과 절단선을 이용하여 수행하기 때문에, 적층 세라믹 부품의 치수 정밀도을 향상시킬 수 있고 특성에 편차가 없게 할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019990084840A
公开(公告)日：1999-12-06
申请号：KR1019980016883
申请日：1998-05-12
Applicant: 전자부품연구원
IPC: H01F27/00
Abstract: 코일이 차지하는 단면적을 일정하게 하기 위하여, 코일의 역할을 하는 전극 패턴이 형성되어 있는 Ni-Cu-Zn계 페라이트 시트의 사이에 전극 패턴이 형성되어 있지 않은 Ni-Cu-Zn계 페라이트 시트가 삽입되어 있다. 이러한 중앙 페라이트 시트를 가운데에 두고 양쪽으로 전극 패턴이 없는 다수의 Ni-Cu-Zn계 페라이트 시트가 적층되어 있다. 전극 패턴이 형성되어 있는 중앙 시트 중 마지막 하나를 제외한 나머지 시트의 전극 패턴 끝에는 비어홀이 형성되어 있다. 또한, 전극 패턴이 형성되어 있지 않은 중앙 시트에는 각 시트 바로 위에 위치한 시트의 비어홀에 대응하는 위치에 역시 비어홀이 형성되어 있다. 이 비어홀 내부에는 도전성 페이스트가 채워져 있어, 각 시트에 형성된 전극 패턴이 도전성 페이스트를 통하여 전기적으로 연결된다. 이와 같이 적층형 페라이트 인덕터에서 코일이 차지하는 단면적을 일정하게 함으로써 그 단면적내에서 코일의 감은 수에 따라 예측 가능한 인덕턴스 값을 얻을 수 있다.
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公开(公告)号：KR1019990034422A
公开(公告)日：1999-05-15
申请号：KR1019970056027
申请日：1997-10-29
Applicant: 전자부품연구원
IPC: H01F27/26
Abstract: 본 발명의 적층세라믹 트랜스포머의 제조방법은 제1 그린 쉬트 및 제2 그린 쉬트 상의 양단에 각각 제1 노출전극 및 제2 노출전극을 갖는 1차 코일 패턴 및 2차 코일 패턴을 인쇄한다. 이어서, 인쇄된 그린 쉬트들을 각각 페라이트 성형체에 말아서 감고, 그 외부 각각에 페라이트 그린 쉬트를 말아 제1 세라믹 코일 적층체 및 제2 세라믹 코일 적층체를 형성한다. 다음에, 상기 제1 세라믹 코일 적층체 및 제2 세라믹 코일 적층체를 각각 절단하여 1차 코일 적층체 및 2차 코일 적층체를 형성한다. 상기 1차 코일 적층체의 하부에 상기 제1 노출 전극과 접속되는 제1 인출 전극을 갖는 하부 페라이트 그린 쉬트와, 상기 2차 코일 적층체의 상부에 상기 제2 노출전극과 접속되는 제2 인출 전극을 갖는 상부 페라이트 그린 쉬트를 마련하여 적층한 후 소결한다.
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公开(公告)号：KR1019990025655A
公开(公告)日：1999-04-06
申请号：KR1019970047362
申请日：1997-09-13
Applicant: 전자부품연구원
IPC: H01G4/12
Abstract: 본 발명의 적층 세라믹 부품의 제조방법은 복수개의 그린 쉬트를 압착하여 더미용 압착 그린쉬트를 형성하는 단계와, 상기 더미용 압착 그린 쉬트에 펀칭 공정으로 비아홀을 형성하는 단계와, 상기 비아홀에 금속 페이스트를 필링하는 단계와, 상기 금속 페이스트를 커버하도록 상기 더미용 압착 그린 쉬트 상에 회로 패턴을 형성하는 단계와, 상기 회로 패턴이 형성된 더미용 압착 그린 쉬트를 복수개 적층한 후 소결하는 단계를 포함한다. 본 발명의 적층 세라믹 부품의 제조방법에 의하면, 회로 패턴이 없는 더미용 그린 쉬트들을 압착한 후 비아홀 형성, 비아 필링의 공정을 한번에 행함으로써 이에 따른 시간과 비용을 절감할 수 있다.
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公开(公告)号：KR100293307B1
公开(公告)日：2001-10-25
申请号：KR1019980016883
申请日：1998-05-12
Applicant: 전자부품연구원
IPC: H01F27/00
Abstract: PURPOSE: A stacked ferrite inductor and method for manufacturing the same is provided to easily estimate an inductance value by changing turns of coil, while maintaining cross section occupied by the coil constant. CONSTITUTION: A stacked ferrite inductor comprises a first ferrite sheet unit having a plurality of first ferrite sheets(51,53,56,58) having via holes(512,532,562) connected to electrode patterns(511,531,561,581); a second ferrite sheet unit having a plurality of second ferrite sheets(52,54,55,57) having via holes(522,542,552,572), wherein the second ferrite sheets having no electrode patterns are inserted between first ferrite sheets; a conductive paste filling the via holes of first and second ferrite sheets so as to interconnect the electrode patterns; and a third ferrite sheet unit having a plurality of third ferrite sheets(1,2) disposed onto and beneath the first ferrite sheet unit, wherein third ferrite sheets have no electrode patterns.
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