公开(公告)号：KR1020040100218A

公开(公告)日：2004-12-02

申请号：KR1020030032485

申请日：2003-05-22

Applicant: 전자부품연구원

Inventor： 김태식 ,  박성주 ,  박창원 ,  이형수 ,  전기만

IPC: H03M7/36

CPC classification number: H04L25/4908 ,  H03M7/14

Abstract: PURPOSE: A high-speed 8bit/10bit encoder/decoder for increasing a data processing speed by applying a two-stage logic synthesis method to a logic gate structure is provided to perform rapidly and stably a processing operation by minimizing processing steps. CONSTITUTION: A 5bit/6bit encoding function block is used for calculating output data of 6 bits having same number of 0 and 1 by using input data of 5 bits. A 3bit/4bit encoding function block is used for calculating output data of 4 bits having same number of 0 and 1 by using input data of 3 bits. A disparity calculation block is used for generating and outputting a disparity(160) in response to an output and a clock of a 8bit/10bit encoding function block.

Abstract translation: 目的：提供一种用于通过将逻辑门结构应用两级逻辑合成方法来提高数据处理速度的高速8bit / 10bit编码器/解码器，以通过最小化处理步骤来快速且稳定地执行处理操作。 构成：使用5位/ 6位编码功能块通过使用5位的输入数据来计算具有相同数量的0和1的6位的输出数据。 3bit / 4bit编码功能块用于通过使用3位的输入数据来计算具有相同数量的0和1的4位的输出数据。 视差计算块用于响应于8位/ 10位编码功能块的输出和时钟而产生和输出视差（160）。

公开(公告)号：KR100525726B1

公开(公告)日：2005-11-02

申请号：KR1020030032485

申请日：2003-05-22

Applicant: 전자부품연구원

Inventor： 김태식 ,  박성주 ,  박창원 ,  이형수 ,  전기만

IPC: H03M7/36

CPC classification number: H04L25/4908 ,  H03M7/14

Abstract: 본 발명은 데이터 통신을 위해 논리단 축소에 의한 고속 8비트/10비트 인코더/디코더에 관한 것이다.
본 발명의 논리단 축소에 의한 고속 8비트/10비트 인코더는 2단 논리 합성 기법을 이용하여 5비트의 입력 데이터로 0과 1의 개수가 균형을 이루는 6비트의 출력 데이터를 계산하는 5비트/6비트 인코딩 기능 블록부, 2단 논리 합성 기법을 이용하여 3비트의 입력 데이터로 0과 1의 개수가 균형을 이루는 4비트의 출력 데이터를 계산하는 3비트/4비트 인코딩 기능 블록부, 디스패러티를 생성 출력하는 디스패러티 계산 블록부로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 논리단 축소에 의한 고속 8비트/10비트 인코더/디코더는 데이터 통신에서 데이터의 전송에 사용되는 8비트/10비트 인코더/디코더를 크기보다는 속도에 중점을 두고 논리 게이트의 구조를 2단 논리 합성 기법을 사용하여, 논리 게이트 수준에서 최소한의 단계만으로 데이터 처리가 이루어지도록 하여 보다 안정적이면서 빠른 동작을 보장할 수 있도록 한 효과가 있다.