公开(公告)号：KR101091488B1

公开(公告)日：2011-12-07

申请号：KR1020090133992

申请日：2009-12-30

Applicant: 전자부품연구원

Inventor： 김진섭 ,  최세환 ,  임태호

IPC: H03K23/64 ,  H03L7/16

Abstract: 본 발명은 전류 소모를 감소시켜 소비전력을 최소화할 수 있는 프리스케일러를 제공하는데 그 목적이 있다.
이를 위해, 본 발명은 적어도 하나의 D-플립플롭을 구비하되, 상기 D-플립플롭은 클럭신호와 클럭바신호에 의해 응답하여 데이터를 전송하는 제1 전송 게이트와, 상기 클럭신호가 지연된 지연클럭신호와, 상기 지연클럭신호의 위상과 반대인 지연클럭바신호에 응답하여 상기 제1 전송 게이트를 통해 전송된 데이터를 래치하는 제1 래치와, 상기 지연클럭신호와 상기 지연클럭바신호에 응답하여 상기 제1 래치로부터 출력된 데이터를 전송하는 제2 전송 게이트와, 상기 클럭신호와, 상기 클럭신호의 위상과 반대인 클럭바신호에 응답하여 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하는 제2 래치를 구비하는 프리스케일러를 구비한다.
따라서, 본 발명에 의하면, 프리스케일러를 아날로그 회로인 CML(Current Mode Logic)으로 구성하는 것이 아니라 디지털 동작하는 인버터로 구성된 D-플립플롭으로 구성하여 전체 회로 구성을 디지털화함으로써 N/S 분주부와의 인터페이스를 위한 별도의 회로(증폭부)가 필요하지 않아 프리스케일러의 회로 설계를 단순화하는 동시에 전류 소모를 감소시킬 수 있다.
프리스케일러, 위상고정루프, PLL, 주파수 합성기, D-플립플롭

公开(公告)号：KR1020110077418A

公开(公告)日：2011-07-07

申请号：KR1020090133992

申请日：2009-12-30

Applicant: 전자부품연구원

Inventor： 김진섭 ,  최세환 ,  임태호

IPC: H03K23/64 ,  H03L7/16

CPC classification number: H03K23/667 ,  H03K3/356104 ,  H03L7/193

Abstract: PURPOSE: A prescaler and a phase locked loop frequency synthesizer including the same are provided to simplify the circuit design of a prescaler by digitizing a whole circuit. CONSTITUTION: A first transmission gate(TG1) responses a clock signal and a clock bar signal and transmits data. A first latch(LT1) latches the data transmitted through the first transmission gate in response to the delay clock signal and the delay clock bar signal which is the opposite of the phase of the delay clock signal. A second transmission gate(TG2) transmits the data outputted from the first latch in response to the delay clock signal and the delay clock bar signal. A second latch(LT2) latches the data transmitted through the second transmission gate in response to the clock signal and the clock bar signal which is the opposite of the phase of the clock signal.

Abstract translation: 目的：提供包括该预分频器和锁相环频率合成器的预分频器，以便通过对整个电路进行数字化来简化预分频器的电路设计。 构成：第一传输门（TG1）响应时钟信号和时钟条信号并发送数据。 第一锁存器（LT1）响应于延迟时钟信号和与延迟时钟信号的相位相反的延迟时钟条信号来锁存通过第一传输门极传输的数据。 响应于延迟时钟信号和延迟时钟条信号，第二传输门（TG2）发送从第一锁存器输出的数据。 第二锁存器（LT2）响应于与时钟信号的相位相反的时钟信号和时钟条信号锁存通过第二传输门极传输的数据。