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    탄화규소 반도체장치 및 그 제조방법
    3.
    发明授权
    탄화규소 반도체장치 및 그 제조방법 失效
    탄화규소반도체장치및그제조방법

    公开(公告)号：KR101051850B1

    公开(公告)日：2011-07-25

    申请号：KR1020040018241

    申请日：2004-03-18

    Applicant: 파나소닉 주식회사

    Inventor： 구스모토오사무 ,  기타바타케마코토 ,  다카하시구니마사 ,  야마시타겐야 ,  미야나가료코 ,  우치다마사오

    IPC: H01L21/335

    CPC classification number: H01L29/7802 ,  H01L21/0485 ,  H01L23/485 ,  H01L29/1608 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/7813 ,  H01L29/7828 ,  H01L29/7835 ,  H01L29/8083 ,  H01L29/812 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 본 발명은 탄화규소를 이용한 반도체장치에 있어서, 전극과 층간절연막 사이의 밀착성을 향상시킴으로써 신뢰성을 높이기 위한 것이다.
    본 발명의 반도체장치에서는, 탄화규소기판(1)과, ｎ형 고저항층(2)과, 고저항층(2)의 표층에 형성된 웰 영역(3)과, 웰 영역(3) 내에 형성된 p+콘택트영역(4)과, 웰 영역(3) 내의 p+콘택트영역(4) 양 측방에 형성된 소스영역(5)과, 소스영역(5) 상에 형성되며 니켈로 된 제 1 소스전극(8)과, 제 1 소스전극(8)을 피복하는 알루미늄으로 된 제 2 소스전극(9)과, 2 개의 웰 영역(3)에 끼이는 고저항층(2) 상에 형성되는 게이트절연막(6)과, 알루미늄으로 된 게이트전극(10)과, 제 2 소스전극(9) 및 게이트전극(10) 상을 피복하는 실리콘산화막으로 된 층간절연막(11)이 구성된다. 제 2 소스전극(9)은 제 1 소스전극(8)보다 층간절연막(11)과의 밀착성이 높으므로, 층간절연막(11)과 소스전극이 박리되기 어려워진다.
    탄화규소기판, 고저항층, 웰 영역, 콘택트영역, 소스영역

    Abstract translation: 本发明的半导体器件设置有：碳化硅衬底1; 一个n型高电阻层2; 设置在高电阻层2的表面区域中的阱区3; 设置在每个阱区3内的p +接触区4; 设置为在每个阱区3内侧向包围p +接触区4的源极区5; 设置在源区5上并由镍制成的第一源电极8; 覆盖第一源电极8并且由铝制成的第二源电极9; 设置在夹在两个阱区3之间的部分高电阻层2上的栅极绝缘膜6; 由铝制成的栅电极10; 以及覆盖第二源电极9和栅电极10并且由氧化硅制成的层间介电膜11。

    반도체소자
    4.
    发明公开
    반도체소자 无效
    半导体元件

    公开(公告)号：KR1020070000386A

    公开(公告)日：2007-01-02

    申请号：KR1020067003513

    申请日：2004-11-24

    Applicant: 파나소닉 주식회사

    Inventor： 우치다마사오 ,  기타바타케마코토 ,  구스모토오사무 ,  야마시타겐야 ,  다카하시구니마사 ,  미야나가료코

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/7802 ,  H01L21/049 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/365 ,  H01L29/41766 ,  H01L29/4238 ,  H01L29/518 ,  H01L29/66068 ,  H01L29/7838

    Abstract: In a semiconductor element, an n-type silicon carbide layer arranged on a silicon carbide substrate has an upper surface off-cut in the (11-20) direction from the (0001) surface. A gate electrode and a source electrode are arranged so that current flowing in the off-cut direction is dominant in the channel region. After forming a gate insulation film, thermal treatment is performed in an atmosphere containing an element of group V. By this, the interface state density is lowered at the interface between the silicon carbide layer and the gate insulation film and accordingly, the electron movement is increased in the off-cut direction A as compared to the direction vertical to the off-cut direction A. ® KIPO & WIPO 2007

    Abstract translation: 在半导体元件中，配置在碳化硅基板上的n型碳化硅层的（0001）表面的（11-20）方向的上表面偏离。 栅极电极和源电极被布置成使得在截止方向上流动的电流在沟道区域中是主要的。 在形成栅极绝缘膜之后，在含有V族元素的气氛中进行热处理。由此，在碳化硅层和栅极绝缘膜之间的界面处的界面态密度降低，因此电子移动 与垂直于偏离方向A的方向相比，在偏离方向A上增加。®KIPO＆WIPO 2007

    반도체장치 및 그 제조방법
    6.
    发明授权
    반도체장치 및 그 제조방법 失效
    반도체장치및그제조방법

    公开(公告)号：KR100454199B1

    公开(公告)日：2004-10-26

    申请号：KR1020027009350

    申请日：2001-09-07

    Applicant: 파나소닉 주식회사

    Inventor： 기타바타케마코토 ,  요코가와도시야 ,  구스모토오사무 ,  우치다마사오 ,  다카하시구니마사 ,  야마시타겐야

    IPC: H01L21/336

    CPC classification number: H01L29/7395 ,  H01L29/1608 ,  H01L29/365 ,  H01L29/66068 ,  H01L29/7391 ,  H01L29/7828

    Abstract: A DMOS device (or IGBT) includes an SiC substrate 2, an n-SiC layer 3 (drift region) formed in an epitaxial layer, a gate insulating film 6, a gate electrode 7a, a source electrode 7b formed to surround the gate electrode 7a, a drain electrode 7c formed on the lower surface of the SiC substrate 2, a p-SiC layer 4, an n+ SiC layer 3 formed to be present from under edges of the source electrode 7b to under associated edges of the gate electrode 7a. In addition, the device includes an n-type doped layer 10a containing a high concentration of nitrogen and an undoped layer 10b, which are stacked in a region in the surface portion of the epitaxial layer except the region where the n+ SiC layer 5 is formed. By utilizing a quantum effect, the device can have its on-resistance decreased, and can also have its breakdown voltage increased when in its off state.

    Abstract translation: DMOS器件（或IGBT）包括SiC衬底2，形成在外延层中的n-SiC层3（漂移区），栅绝缘膜6，栅电极7a，形成为围绕栅电极的源电极7b 7a，在SiC衬底2的下表面上形成的漏电极7c，p-SiC层4，形成为从源电极7b的下边缘到栅电极7a的关联边缘之下形成的n + SiC层3 。 另外，该器件包括堆叠在除了形成n + SiC层5的区域之外的外延层的表面部分中的区域中的包含高浓度氮的n型掺杂层10a和未掺杂层10b 。 通过利用量子效应，器件可以使其导通电阻降低，并且在其断开状态下也可以使其击穿电压增加。

    엠아이에스에프이티
    7.
    发明授权
    엠아이에스에프이티 失效
    MISFET

    公开(公告)号：KR100708028B1

    公开(公告)日：2007-04-16

    申请号：KR1020027001356

    申请日：2000-11-20

    Applicant: 파나소닉 주식회사

    Inventor： 요코가와도시야 ,  기타바타케마코토 ,  구스모토오사무 ,  다카하시구니마사 ,  우에노야마다케시

    IPC: H01L21/8234 ,  H01L29/78

    Abstract: p형 SiC기판(11) 상에, p형 활성영역(12)과, n형 소스영역(13a) 및 드레인영역(13b)과, 열산화막으로 된 게이트 절연막(14)과, 게이트전극(15)과, 소스전극(16a) 및 드레인전극(16b)이 형성된다. 활성영역(12)에는, 양자효과가 발생할 정도로 얇은 고농도 p형 도프층(12a)과 두꺼운 비도프층(12b)이 번갈아 적층된다. 캐리어 주행 시에는 활성영역의 불순물이온 산란 저감에 의하여 채널이동도가 향상되고, 오프상태에서는 활성영역 전체의 공핍화에 의하여 내압이 향상된다. 또 게이트 절연막 중이나 게이트 절연막-활성영역간의 계면 부근에 트래핑되는 전하의 저감에 따라 채널이동도가 더욱 향상된다.
    SiC기판, 게이트 절연막, 게이트전극

    SIC 소자 및 그 제조방법
    9.
    发明授权
    SIC 소자 및 그 제조방법 失效
    SIC소자및그제조방법

    公开(公告)号：KR100312568B1

    公开(公告)日：2003-06-19

    申请号：KR1019970709508

    申请日：1997-03-17

    Applicant: 파나소닉 주식회사

    Inventor： 기타바타케마코토

    IPC: H01L21/205

    CPC classification number: H01L29/872 ,  C30B29/36 ,  C30B33/00 ,  H01L21/0445 ,  H01L21/0475 ,  H01L21/0485 ,  H01L21/049 ,  H01L21/0495 ,  H01L29/1608 ,  H01L29/267 ,  H01L29/45 ,  H01L29/47 ,  H01L29/6606

    Abstract: 탄화규소결정을 산화분위기로 가열하여 산화규소 박막을 탄화규소결정표면에 형성하고, 상기 탄화규소결정표면에 성형된 산화규소 박막을 에칭 함으로써, 고 파워 디바이스 ·고온 디바이스·내환경성 디바이스 등의 반도체소자로 응용 가능한, 와이드 밴드 갭 반도체재료인, 탄화규소(SiC)의 소자 및 단결정 박막의 제조방법을 제공한다. 상기 SiC소자는, 패턴화된 단차와 테라스를 가지는 표면에 의해 구성되며, 표면결함밀도가 10
    8 cm-
    2 이하이던지, 또는 적어도, n형의 탄화규소결정이 n형의 Si기판표면에 형성된 층상구조를 포함하는 구조이다.

    Abstract translation: 提供一种用于制造碳化硅（SiC）和单晶薄膜的器件的方法，其是宽带隙半导体材料并且可应用于半导体器件如高功率器件，高温器件和耐环境装置 通过在氧气氛中加热碳化硅晶体以在碳化硅晶体表面上形成硅（di）氧化物薄膜，并且蚀刻在碳化硅晶体表面上形成的硅（di）氧化物薄膜。 上述SiC器件包括具有图案化台阶和台面的表面，表面缺陷密度为10 8， 厘米＆LT; -2 GT; 或者至少具有其中在n型Si衬底表面上形成n型碳化硅晶体的分层结构。 ＆lt;图像＆GT; ＆lt;图像＆GT; ＆lt;图像＆GT;

    전자 방출 소자 및 이의 제조 방법
    10.
    发明公开
    전자 방출 소자 및 이의 제조 방법 无效
    电子发射器件及其制造方法

    公开(公告)号：KR1020010006238A

    公开(公告)日：2001-01-26

    申请号：KR1019997009320

    申请日：1998-04-09

    Applicant: 파나소닉 주식회사

    Inventor： 구로카와히데오 ,  시라토리데추야 ,  사토도시후미 ,  데구치마사히로 ,  기타바타케마코토

    IPC: H01J1/30

    CPC classification number: H01J1/316 ,  H01J2329/00

    Abstract: 본발명의전자방출소자의제1 기본구성에따르면, 적어도 2개이상의수평방향으로일정간격을두고배치된전극과, 이들전극간에분산하여배치된입자또는입자의응집체로이루어진복수의전자방출부가설치된다. 한편, 본발명의전자방출소자의제2 기본구성에따르면, 소정의간격을두고배치된적어도 2개이상의전극과, 이들전극에전기적으로접속하여전극간에배치된도전층과, 이들의전극간에상당하는도전층의표면에분산하여배치된입자또는입자의응집체로이루어진복수개의전자방출부가설치된다. 이러한구성에따르면, 수평방향으로소정의간격으로배치된전극간에발생하는횡방향전계, 또는상기의전극간에배치된도전층내를흐르는면내전류를이용하여, 전자의인출(방출)방향에따른외부에서바이어스전압(전계)이인가되지않은상태라도, 효율적이며, 또한균일하게전자를방출할수 있는안정성이높은전자방출소자가얻어진다.

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