公开(公告)号：WO2018124506A1

公开(公告)日：2018-07-05

申请号：PCT/KR2017/013868

申请日：2017-11-30

Applicant: 포항공과대학교 산학협력단

Inventor： 심재윤 ,  조화숙

IPC: H03L7/197 ,  H03L7/083 ,  G06F1/03 ,  H03L7/081 ,  H03L7/093

Abstract: 본 발명은, 본 발명은, 클럭 동기 시스템에서 정확한 클럭 주파수를 만들어 내는 위상고정루프(PLL)의 설계 기술에 관한 발명이다. 이러한 본 발명은, 하드웨어 기술 언어(HDL) 기반의 새로운 구조를 제안하여 주파수 합성기의 칩 면적이 줄어들고 넓은 주파수 동작 범위가 확보되도록 하였다. 또한, 하드웨어 기술 언어 만을 사용하여 주파수 합성기 전체 회로가 합성 가능(all-synthesizable)해지고, 툴을 통한 자동 레이아웃(auto P&R)이 가능해져 설계자의 디자인 설계 비용(design cost)이 감소되는 효과가 있다.

公开(公告)号：KR101591883B1

公开(公告)日：2016-02-19

申请号：KR1020140116186

申请日：2014-09-02

Applicant: 포항공과대학교 산학협력단

Inventor： 심재윤 ,  조화숙 ,  지영우

IPC: G10L15/16 ,  G10L15/02 ,  G10L15/28

CPC classification number: G10L15/16 ,  G10L15/02 ,  G10L15/28 ,  G10L19/038 ,  G10L2015/221

Abstract: 본발명은하드웨어기반의신경망을이용하여언어장애인의원활한언어소통을지원하는기술에관한것이다. 이를위해본 발명은학습모드에서아날로그디지털변환기를통해공급되는음성신호를근거로사용자의부정확한말에대응되는정확한말의단어나문장을저장하고, 서비스모드에서는아날로그디지털변환기를통해공급되는음성신호에대응하여학습모드에서저장된정확한말의단어나문장을읽어내어그에따른디지털신호로출력하는신경회로망을구비하는것을특징으로한다. 따라서, 본발명은언어인식률을향상시키고불필요하게전력이소모되는것을방지할수 있는효과가있다.

Abstract translation: 本发明涉及通过使用基于硬件的神经网络来支持语言障碍者的平滑语言通信的技术。 本发明具有神经电路网络，其存储与用户的不准确语音相对应的准确语音的单词或句子，并且以对应于语音信号的研究模式读取准确语音的存储单词或句子，语音信号是 通过模拟数字转换器，通过在研究模式中通过模拟数字转换器提供的基于语音信号的服务模式提供，由此输出其数字信号。 因此，本发明增加语言识别率并防止不必要的电力消耗。

公开(公告)号：KR101866241B1

公开(公告)日：2018-06-11

申请号：KR1020160182938

申请日：2016-12-29

Applicant: 포항공과대학교 산학협력단

Inventor： 심재윤 ,  조화숙

IPC: H03L7/197

CPC classification number: G06F1/0321 ,  H03L7/0818 ,  H03L7/083 ,  H03L7/093 ,  H03L7/1976 ,  H03L2207/50

Abstract: 본발명은, 본발명은, 클럭동기시스템에서정확한클럭주파수를만들어내는위상고정루프(PLL)의설계기술에관한발명이다. 이러한본 발명은, 하드웨어기술언어(HDL) 기반의새로운구조를제안하여주파수합성기의칩 면적이줄어들고넓은주파수동작범위가확보되도록하였다. 또한, 하드웨어기술언어만을사용하여주파수합성기전체회로가합성가능(all-synthesizable)해지고, 툴을통한자동레이아웃(auto P&R)이가능해져설계자의디자인설계비용(design cost)이감소되는효과가있다.

公开(公告)号：KR101478544B1

公开(公告)日：2015-01-02

申请号：KR1020130018365

申请日：2013-02-21

Applicant: 포항공과대학교 산학협력단

Inventor： 심재윤 ,  조화숙

IPC: H03M1/06 ,  H03M1/12

CPC classification number: H03M1/0609 ,  H03M1/002 ,  H03M1/0682 ,  H03M1/1061 ,  H03M1/468

Abstract: 본 발명은 아날로그 디지털 변환부에(Analog-to-Digital Converter, ADC) 있어서, 디지털 아날로그 변환부(Digital-to-Analog Converter, DAC)에서 커패시터 부정합(capacitor mismatch)으로 인한 차이를 보정하기 위해 높은 품질의 아날로그 디지털 변환부를 사용한 것이다.
본 발명은 저전력을 구현하는 축차근사 레지스터 구조(SAR)를 이용하여 커패시터 부정합으로 인한 에러를 디지털 배경 보정 장치 및 방법(Digital Background Calibration)으로 보정하여 고해상도를 가지도록 할 장치 및 방법을 제공하여 저전력 고해상도 아날로그 디지탈 변환부를 만들 수 있는 장점이 있다.

公开(公告)号：KR1020140104651A

公开(公告)日：2014-08-29

申请号：KR1020130018365

申请日：2013-02-21

Applicant: 포항공과대학교 산학협력단

Inventor： 심재윤 ,  조화숙

IPC: H03M1/06 ,  H03M1/12

CPC classification number: H03M1/0609 ,  H03M1/002 ,  H03M1/0682 ,  H03M1/1061 ,  H03M1/468

Abstract: The present invention relates to an analog-to-digital converter (ADC), and more specifically, to a high-quality ADC which is used to correct the differences caused by capacitor mismatches in a digital-to-analog converter (DAC). An apparatus and a method provided by the present invention correct the errors caused by the capacitor mismatches by using a digital background calibration apparatus and a method thereof and by using a low-power sequential approximation register architecture (SAR) to implement high definition. Accordingly, the present invention can implement a low-cost and high-definition ADC.

Abstract translation: 本发明涉及一种模拟 - 数字转换器（ADC），更具体地说，涉及一种用于校正由数模转换器（DAC）中的电容器失配引起的差异的高质量ADC。 本发明提供的装置和方法通过使用数字背景校准装置及其方法和通过使用低功率顺序近似寄存器架构（SAR）来实现高清晰度来校正由电容器失配引起的误差。 因此，本发明可以实现低成本和高清晰度的ADC。

公开(公告)号：KR102141385B1

公开(公告)日：2020-07-30

申请号：KR1020180027307

申请日：2018-03-08

Applicant: 포항공과대학교 산학협력단

Inventor： 심재윤 ,  조화숙 ,  손현우

IPC: G06N3/063 ,  G06N3/08 ,  G11C11/413

公开(公告)号：KR1020140144130A

公开(公告)日：2014-12-18

申请号：KR1020140016336

申请日：2014-02-13

Applicant: 삼성전자주식회사 ,  포항공과대학교 산학협력단

Inventor： 김준석 ,  심재윤 ,  류현석 ,  조화숙

IPC: G06N3/063

CPC classification number: G06N3/063 ,  G06N3/049 ,  G11C11/412

Abstract: SRAM 구조에 기반한 시냅스 어레이(synapse array), 펄스 쉐이퍼 회로(pulse shaper circuit), 및 뉴로모픽 시스템(neuromorphic system)이 제공된다.
시냅스 어레이는 복수의 시냅스 회로들을 포함한다. 복수의 시냅스 회로들 중 적어도 하나의 시냅스 회로는 적어도 하나의 바이어스 트랜지스터 및 적어도 두 개의 컷-오프 트랜지스터들을 포함하고, 적어도 하나의 시냅스 회로는 적어도 한 개의 바이어스 트랜지스터를 통과하는 문턱 아래 누설 전류(sub-threshold leakage current)를 이용하는 적어도 하나의 시냅스 회로와 연결된 뉴런 회로의 멤브레인 노드를 차지(charge)한다.

Abstract translation: 提供了突触阵列，脉冲整形电路和基于SRAM结构的神经形态系统。 突触阵列包括多个突触电路。 至少一个突触电路包括至少一个偏置晶体管和至少两个截止晶体管。 至少一个突触电路使用穿过至少一个偏置晶体管的亚阈值泄漏电流对连接到至少一个突触电路的神经元电路的膜节点进行充电。