公开(公告)号：KR100615401B1

公开(公告)日：2006-08-25

申请号：KR1020040056114

申请日：2004-07-19

Applicant: 학교법인연세대학교

Inventor： 강성호 ,  송동섭

IPC: G06F17/50

Abstract: 결정론적 테스트패턴을 인가하는 로직 BIST의 경우, 어느 정도의 의사무작위 테스트패턴을 인가한 후에 결정론적 테스트패턴을 인가하게 된다. 즉 이 경우에는 의사무작위 BIST와 결정론적 BIST의 하드웨어를 둘 다 갖추어야 한다. 위상천이기는 일반적으로 거의 모든 의사무작위 BIST에 사용되는 하드웨어이다. 그러므로 위상천이기를 결정론적 BIST에 사용하는 것은 동일한 기능 블록을 공유하는 것이므로 면적 효율적 방법이다. 또한 본 발명에서 제안하는 결정론적 패턴 생성 하드웨어는 M시퀀스의 윈도우 특성을 이용하므로 기존의 방법과는 다르게 현재 LFSR의 패턴이 어떤 것이든 상관없이 모든 결정론적 테스트패턴을 생성할 수 있다. 그러므로 기존의 방법과는 다르게 빠른 시간안에 필요한 패턴을 생성할 수 있다.
BIST, 의사무작위 테스트패턴, 위상천이, 주사열

公开(公告)号：KR100558251B1

公开(公告)日：2006-03-10

申请号：KR1020040044279

申请日：2004-06-16

Applicant: 학교법인연세대학교

Inventor： 강성호 ,  이용

IPC: G01R31/3183

Abstract: 본 발명은 SoC 반도체소자의 테스트에 필요한 테스트벡터를 효과적으로 압축하는 방법에 관한 것이다. SoC환경에서는 각각의 테스트벡터의 양이 많아지기 때문에 ordering algorithm을 사용하여 인접하는 테스트벡터만 잘 정렬시키게 된다면 '0'의 길이가 보다 더 길어지게 된다. '0000'을 하나의 블록으로 계산하고 '0000'이 있을 때마다 '0 Group'의 카운터를 하나씩 증가시켜서 코드워드를 증가시켜 준다. 해당 코드워드의 경우 메모리 블록을 사용하지 않고 단지 카운터만 사용해 압축해제(decompression)가 가능한 코드워드의 생성이 가능하게 된다.
테스트벡터, 테스트데이터, 압축, 압축해제, 런렝스, SoC, ZDR, run-length

公开(公告)号：KR1020060007315A

公开(公告)日：2006-01-24

申请号：KR1020040056114

申请日：2004-07-19

Applicant: 학교법인연세대학교

Inventor： 강성호 ,  송동섭

IPC: G06F17/50

CPC classification number: G06F17/50

Abstract: 결정론적 테스트패턴을 인가하는 로직 BIST의 경우, 어느 정도의 pseudorandom test pattern을 인가한 후에 결정론적 테스트패턴을 인가하게 된다. 즉 이 경우에는 pseudorandom BIST와 결정론적 BIST의 하드웨어를 둘 다 갖추어야 한다. 위상천이기는 일반적으로 거의 모든 pseudorandom BIST에 사용되는 하드웨어이다. 그러므로 위상천이기를 결정론적 BIST에 사용하는 것은 동일한 기능 블록을 공유하는 것이므로 면적 효율적 방법이다. 또한 본 발명에서 제안하는 결정론적 패턴 생성 하드웨어는 M-sequence의 window property를 이용하므로 기존의 방법과는 다르게 현재 LFSR의 패턴이 어떤 것이든 상관없이 모든 결정론적 테스트패턴을 생성할 수 있다. 그러므로 기존의 방법과는 다르게 빠른 시간안에 필요한 패턴을 생성할 수 있다.
BIST, deterministic test pattern, phase shifter, scan chain

公开(公告)号：KR1020060066233A

公开(公告)日：2006-06-16

申请号：KR1020040104761

申请日：2004-12-13

Applicant: 학교법인연세대학교

Inventor： 강성호 ,  송동섭

IPC: G06F11/26

Abstract: 본 발명은 결정패턴 생성 전에도 두 하드웨어가 많은 역할을 수행하도록 하여, 기존의 의사무작위 패턴 생성에 필요한 하드웨어를 줄이면서도, 전혀 테스트 시간이 증가되지 않도록 하는 방법을 제공함을 목적으로 한다. 스캔체인을 이용하여 CUT를 테스트하는 내장형 자체테스트 방법으로서, LFSR을, N비트의 패턴카운터 및 비트카운터의 N비트중 한 비트를 제외한 (N-1)비트중 한 비트만 스캔체인으로 보내도록 구성하는 것을 특징으로 한다.
BIST, LFSR, 테스트패턴

公开(公告)号：KR100480188B1

公开(公告)日：2005-04-06

申请号：KR1020030023623

申请日：2003-04-15

Applicant: 학교법인연세대학교

Inventor： 강성호 ,  김용준 ,  송동섭 ,  신용승 ,  김기철

IPC: G01R31/28

Abstract: 인쇄회로기판의 상호연결선을 테스트하는 경계주사 기법으로서, n개의 네트를 다수의 그룹으로 분할하고 테스트벡터를 그룹별 워킹 시퀀스(group walking sequence), 네트별 워킹 시퀀스(net walking sequence), 네트별 이동워킹 시퀀스(shifted net walking sequence)의 세 부분의 워킹원 시퀀스로 나누어, 종래의 워킹원 시퀀스와 마찬가지로 aliasing이나 confounding의 고장증후 없이 고장검출 및 진단이 가능하면서도, 상대적으로 테스트벡터의 길이가 비약적으로 줄어들 수 있는 테스트벡터의 생성방법에 관한 발명임.

公开(公告)号：KR1020050119233A

公开(公告)日：2005-12-21

申请号：KR1020040044279

申请日：2004-06-16

Applicant: 학교법인연세대학교

Inventor： 강성호 ,  이용

IPC: G01R31/3183

CPC classification number: G01R31/3183 ,  G01R31/318335 ,  G01R31/318371

Abstract: 본 발명은 SoC 반도체소자의 테스트에 필요한 테스트벡터를 효과적으로 압축하는 방법에 관한 것이다. SoC환경에서는 각각의 테스트벡터의 양이 많아지기 때문에 ordering algorithm을 사용하여 인접하는 테스트벡터만 잘 정렬시키게 된다면 '0'의 길이가 보다 더 길어지게 된다. '0000'을 하나의 블록으로 계산하고 '0000'이 있을 때마다 '0 Group'의 카운터를 하나씩 증가시켜서 코드워드를 증가시켜 준다. 해당 코드워드의 경우 메모리 블록을 사용하지 않고 단지 카운터만 사용해 압축해제(decompression)가 가능한 코드워드의 생성이 가능하게 된다.

公开(公告)号：KR1020040089813A

公开(公告)日：2004-10-22

申请号：KR1020030023623

申请日：2003-04-15

Applicant: 학교법인연세대학교

Inventor： 강성호 ,  김용준 ,  송동섭 ,  신용승 ,  김기철

IPC: G01R31/28

Abstract: PURPOSE: A method of generating a test vector for testing a mutual connecting line of a PCB is provided to shorten a period of time for detecting a trouble and performing a diagnosis function by using a GNS sequence. CONSTITUTION: A total net is divided into groups of k number. Length of a test vector is divided into a group walking sequence, a net walking sequence, and a shifted net walking sequence according to the number of boundary scanning test cells. The group walking sequence includes a process for applying '1' to bits of same order and '0' to the remaining bits within one group and a process for shifting orders of bits according to orders of groups. The net walking sequence includes a process for applying '1' to independent bits and '0' to the remaining bits. The shifted net walking sequence includes a process for shifting '1' one by one bit according to orders of nets and a process for shifting '1' to a first bit.

Abstract translation: 目的：提供一种生成用于测试PCB相互连接线的测试矢量的方法，以缩短通过使用GNS序列来检测故障并执行诊断功能的时间段。 规定：一个总净值分为k个数量组。 测试矢量的长度根据边界扫描测试单元的数量分为组步行序列，网络步行序列和移位的网络步行序列。 群组行走序列包括将一个相同顺序的位应用于“1”的过程，一个组中的剩余比特应用“0”的处理，以及根据组的顺序移位比特顺序的处理。 网络步行序列包括将“1”应用于独立的比特和对其余比特为“0”的过程。 移动的网络步行序列包括根据网络的顺序逐位移位'1'的处理和用于将'1'移位到第一位的处理。