公开(公告)号：KR100641703B1

公开(公告)日：2006-11-03

申请号：KR1020040062077

申请日：2004-08-06

Applicant: 학교법인 포항공과대학교

Inventor： 남장진 ,  박홍준

IPC: G11C11/40 ,  G11C11/4076 ,  G11C8/00 ,  H03K5/00

CPC classification number: H03L7/0814 ,  H03K5/1565 ,  H03L7/0805 ,  H03L7/0807

Abstract: 본 발명은 다중 위상 클럭의 듀티 사이클(duty cycle)을 보상하기 위한 디지털 회로에 관한 것이다.
본 발명에 의한 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로는 주기 T인 클럭(Cin)을 입력으로 받아들여서 주기 2T인 기준 클럭(Cref)을 생성하는 토글 플립플롭; 상기 주기 2T의 기준클럭(Cref)을 입력으로 받아들여서 다시 주기 T의 클럭(CoutP)을 생성하는 듀티 보정회로; 상기 출력 클럭(CoutP)의 듀티 에러 양을 측정하여, 듀티 사이클이 50%가 되는 방향으로 디지털 코드 값 DLY를 생성하는 듀티 검출회로; 및 상기 출력 클럭(CoutP)의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 출력 클럭(CoutP)의 위상을 180ㅀ반전시키는 위상 반전기;를 포함함을 특징으로 한다.
본 발명에 의하면, 넓은 범위의 입력 듀티 왜곡에 대해서 듀티 사이클 보정이 가능하며 또한, 디지털 방식으로 듀티 양을 제어하므로 최대범위 내에서 입력 듀티 에러 양에 무관하게 출력 클럭의 듀티 사이클이 보정된다.

公开(公告)号：KR100603180B1

公开(公告)日：2006-07-20

申请号：KR1020040062078

申请日：2004-08-06

Applicant: 학교법인 포항공과대학교

Inventor： 남장진 ,  박홍준

IPC: H04L7/033

CPC classification number: H04L7/027 ,  H03L7/0805 ,  H03L7/0995 ,  H04L7/0087 ,  H04L7/0276 ,  H04L7/046

Abstract: 본 발명은 버스트 모드에서 전송 데이터로부터 클럭 정보 및 데이터 정보를 추출하는 클럭 데이터 복원회로에 관한 것이다.
본 발명에 의한 버스트 모드(burst-mode) 클럭 데이터 복원장치는 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 클럭주기의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop) 루프로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 한다.

Abstract translation: 提供了一种突发模式时钟数据恢复电路，用于从发送的数据中提取时钟信息和数据信息，以处理与时钟同步的数据。 电路包括比特率校正器，其在产生输入数据的转换时在时钟的每半个周期产生反相信号，反相信号相对于连续DC输入维持“高”值，第一门控电压控制 振荡器串联连接到比特率校正器，其操作根据反相信号进行控制，比特率检测器根据反相信号检测输入比特率，调整预定比特的数字码值，并控制 比特率校正器和第一门控电压控制振荡器的延迟线的工作频率与输入比特率相同。 第一门控电压控制振荡器，比特率校正器的延迟线和比特率检测器接收从锁相环输出的控制电压。

公开(公告)号：KR1020060013206A

公开(公告)日：2006-02-09

申请号：KR1020040062078

申请日：2004-08-06

Applicant: 학교법인 포항공과대학교

Inventor： 남장진 ,  박홍준

IPC: H04L7/033

CPC classification number: H04L7/027 ,  H03L7/0805 ,  H03L7/0995 ,  H04L7/0087 ,  H04L7/0276 ,  H04L7/046

Abstract: 본 발명은 버스트 모드에서 전송 데이터로부터 클럭 정보 및 데이터 정보를 추출하는 클럭 데이터 복원회로에 관한 것이다.
본 발명에 의한 버스트 모드(burst-mode) 클럭 데이터 복원장치는 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 클럭주기의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop) 루프로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 한다.

Abstract translation: 提供了一种突发模式时钟数据恢复电路，用于从发送的数据中提取时钟信息和数据信息，以处理与时钟同步的数据。 电路包括比特率校正器，其在产生输入数据的转换时在时钟的每半个周期产生反相信号，反相信号相对于连续DC输入维持“高”值，第一门控电压控制 振荡器串联连接到比特率校正器，其操作根据反相信号进行控制，比特率检测器根据反相信号检测输入比特率，调整预定比特的数字码值，并控制 比特率校正器和第一门控电压控制振荡器的延迟线的工作频率与输入比特率相同。 第一门控电压控制振荡器，比特率校正器的延迟线和比特率检测器接收从锁相环输出的控制电压。

公开(公告)号：KR1020060013205A

公开(公告)日：2006-02-09

申请号：KR1020040062077

申请日：2004-08-06

Applicant: 학교법인 포항공과대학교

Inventor： 남장진 ,  박홍준

IPC: G11C11/40 ,  G11C11/4076 ,  G11C8/00 ,  H03K5/00

CPC classification number: H03L7/0814 ,  H03K5/1565 ,  H03L7/0805 ,  H03L7/0807 ,  G11C7/222 ,  G11C11/4076

Abstract: Provided is a digital duty cycle corrector for a multi-phase clock application which includes a flip-flop receiving a signal having a first clock cycle as an input and generating a reference signal having a cycle twice the first clock cycle, a duty corrector generating a signal having a second clock cycle that is half the cycle of the reference signal, from the reference signal, a duty detector measuring an amount of a duty error of the second clock cycle signal and generating a digital code value to control a duty cycle of the second clock cycle signal becomes 50%, and a phase inverter inverting a phase of the second clock cycle signal by 180° such that a rising edge of the second clock cycle signal is always fixed constantly regardless of a duty cycle correction operation.