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公开(公告)号：KR100691347B1
公开(公告)日：2007-03-12
申请号：KR1020050061863
申请日：2005-07-08
Applicant: 삼성전자주식회사 , 학교법인 포항공과대학교
CPC classification number: H03M1/0809 , H03M1/365
Abstract: 버블 에러 제거 장치와 이를 구비하는 아날로그 디지털 변환기 및 버블 에러 제거 방법이 개시되어 있다. 버블 에러 제거 장치는, 프리앰프들의 출력 신호로부터 직접 발생된 m(m은 3이상의 자연수)개의 인접한 제 1 온도계 코드들을 보팅(Voting)하여 복수의 1차 보정 코드들을 출력하는 1차 보팅부; 및 상기 복수의 1차 보정 코드들을 이용하여, 상기 프리앰프들의 출력 신호를 인터폴레이팅하여 발생된 복수의 제 2 온도계 코드들을 보팅하여 복수의 2차 보정 코드들을 출력하는 2차 보팅부로 구성된다. 따라서, 캐스케이드로 연결된 다수의 보팅부에 의하여 버블 에러 제거가 이루어지므로, 온도계 코드의 수정 시에 종래의 경우보다 훨씬 많은 코드들이 고려되어 효율적인 버블 에러의 제거가 가능하다.
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公开(公告)号：KR100629675B1
公开(公告)日：2006-09-28
申请号：KR1020040055462
申请日：2004-07-16
Applicant: 학교법인 포항공과대학교
IPC: G11C7/00
CPC classification number: H04L5/20 , H04L25/14 , H04L25/4923
Abstract: 본 발명은 3개의 데이터를 4개의 신호선에 차동적으로 전송하는 4개 신호선을 이용한 3개 데이터의 전류모드 차동 전송 방법 및 시스템에 관한 것이다.
이를 위한 본 발명은, 소정의 데이터를 신호선에 차동적으로 전송하는 방법에 있어서, 4개의 신호선을 2개의 신호선 쌍(1a, 1b)(2a, 2b)으로 나누고 각 신호선 쌍에 한개씩의 데이터(첫번째 데이터, 두번째 데이터)를 각각 차동 방식으로 전송하는 단계; 다른 1개의 데이터(세번째 데이터)를 상기 두 신호선 쌍(1a, 1b)(2a, 2b)의 공통모드 전류를 각각 차동적으로 변동시켜 전송하는 단계;를 포함하는 것을 특징으로 한다.-
公开(公告)号：KR100603180B1
公开(公告)日：2006-07-20
申请号：KR1020040062078
申请日：2004-08-06
Applicant: 학교법인 포항공과대학교
IPC: H04L7/033
CPC classification number: H04L7/027 , H03L7/0805 , H03L7/0995 , H04L7/0087 , H04L7/0276 , H04L7/046
Abstract: 본 발명은 버스트 모드에서 전송 데이터로부터 클럭 정보 및 데이터 정보를 추출하는 클럭 데이터 복원회로에 관한 것이다.
본 발명에 의한 버스트 모드(burst-mode) 클럭 데이터 복원장치는 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 클럭주기의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop) 루프로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 한다.Abstract translation: 提供了一种突发模式时钟数据恢复电路，用于从发送的数据中提取时钟信息和数据信息，以处理与时钟同步的数据。 电路包括比特率校正器，其在产生输入数据的转换时在时钟的每半个周期产生反相信号，反相信号相对于连续DC输入维持“高”值，第一门控电压控制 振荡器串联连接到比特率校正器，其操作根据反相信号进行控制，比特率检测器根据反相信号检测输入比特率，调整预定比特的数字码值，并控制 比特率校正器和第一门控电压控制振荡器的延迟线的工作频率与输入比特率相同。 第一门控电压控制振荡器，比特率校正器的延迟线和比特率检测器接收从锁相环输出的控制电压。
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公开(公告)号：KR100305710B1
公开(公告)日：2001-09-29
申请号：KR1019990031858
申请日：1999-08-03
Applicant: 학교법인 포항공과대학교
IPC: H03K3/356
Abstract: 본발명은빠른출력변화속도를갖는전류감지형 CMOS 플립플롭에관한것이다. 본발명에의한전류감지형 CMOS 플립플롭은, 클럭(CK)과입력신호(D)를유입하여상기클럭레벨이 VDD 전압일때 상기입력신호(D)레벨과반전과비반전레벨을각각유지하는프리차지노드 (,)를구비한전류감지증폭부; PMOS 트랜지스터(P5)의게이트는상기프리차지노드()와접속되며, VDD와접지사이에 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N7, N8)가직렬로접속되고, NMOS 트랜지스터(N7)의게이트에는클럭(CK)이유입되고, 상기 PMOS 트랜지스터(P5)의드레인으로부터래치된상기입력신호(D)를출력하는비반전출력부; 및 PMOS 트랜지스터(P6)의게이트는상기프리차지노드()와접속되며, VDD와접지사이에 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N9, N10)가직렬로접속되고, NMOS 트랜지스터(N9)의게이트에는클럭(CK)이유입되고, 상기 PMOS 트랜지스터(P6)의드레인으로부터래치된반전입력신호()를출력하는반전출력부를포함함을특징으로한다. 본발명에의하면, 입력신호가출력단에서래치되기까지의통과되는게이트단이감소시키고반전/비반전출력부에서각 트랜지스터의폭을조정함으로써출력변환시각 출력신호가서로대칭을이루며고속으로변환되고, 소비전력과사이즈가작은전류감지형 CMOS 플립플롭을제공한다.
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公开(公告)号：KR100295427B1
公开(公告)日：2001-07-12
申请号：KR1019990013140
申请日：1999-04-14
Applicant: 학교법인 포항공과대학교
IPC: H03K19/0175
CPC classification number: H03K19/018578 , H03K19/018592
Abstract: 본발명은고속으로동작하는전류모드임피던스가정합된양방향버퍼회로를개시한다. 본발명에따른동일한입출력버퍼를내장한외부칩과신호를양방향으로전송하는전류모드입출력버퍼는, 상기외부칩으로전송하고자하는송신신호(IN1)과상기외부칩으로부터수신되는송신신호(IN2)의평균전류값(I1)을평균전압으로변환하여출력하는송수신평균전압출력부(210); 상기송신신호(IN1)의전압레벨에따라선택적으로생성된소정의기준전류값(Iref)을기준전압으로변환하는기준전압출력부(220); 상기송수신평균전압출력부와상기기준전압출력부에서생성한전압을비교하여상기외부칩으로부터전송된수신신호에상응된로직신호를출력하는비교기(230); 및상기외부칩에접속된전송선의특성임피던스와같도록바이어스전압을생성하여상기각 출력부에공급하는바이어스전압생성부를포함함을특징으로한다. 본발명에의한임피던스가정합된전류모드양방향입출력버퍼는하나의전송선로를이용하여칩과칩간에고속으로데이터전송을수행하며, 칩의공정변화에도안정적인특성을갖는양방향입출력버퍼를제공한다.
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Patent Agency Ranking
公开(公告)号：KR100183549B1
公开(公告)日：1999-04-15
申请号：KR1019960027729
申请日：1996-07-10
Applicant: 학교법인 포항공과대학교
IPC: G05F1/56
Abstract: 본 발명은 정전류 공급 회로에 관한 것으로서, 온도에 반비례하는 전류(I61)를 공급하는 온도 반비례 정전류원 회로(4)와; 온도에 비례하는 전류(I62)를 공급하는 온도 비례 정전류원 회로(5)와; 상기 온도 반비례 정전류원 회로(4)의 전류(I61)를 출력하는 온도 반비례 전류 공급부(1)와; 상기 온도 비례 정전류원 회로(5)의 전류(I62)를 출력하는 온도 비례 전류 공급부(2)와; 상기 온도 반비례 전류 공급부(1) 및 온도 비례 전류 공급부(2)의 출력 전류(I61, I62)의 이중근의 곱에 비례하는 전류(Io)를 출력하는 이중근 발생 회로(3)를 구비한다.
따라서, 본 발명에 의한 회로는 온도 변화에 무관한 전류를 공급한 수 있는 효과가 있다.-
公开(公告)号：KR100644127B1
公开(公告)日：2006-11-10
申请号：KR1020050000010
申请日：2005-01-03
Applicant: 학교법인 포항공과대학교
CPC classification number: H03L7/07 , H03L7/0812 , H03L7/0814
Abstract: 본 발명은 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인(VCDL)을 기반으로 하는 듀얼 루프 DLL에 대하여 개시된다. 본 발명은 적은 클럭 지터를 위해 아날로그 전압으로 조절되는 VCDL(voltage controlled delay line)을 사용한다. 듀얼 루프 DLL은 외부 클럭에 동기되는 내부 클럭 신호를 발생하기 위하여, 기준 클럭을 수신하여 45° 위상 차를 갖는 다수개의 위상 클럭 신호들을 발생하는 레퍼런스 DLL과, 내부 클럭 신호와 외부 클럭과의 위상 차가 90° 보다 작은 위상 차를 갖도록 다수개의 위상 클럭 신호들 중에서 어느 하나를 선택하고 제1 내지 제3 디지털 코드를 발생하는 코얼스 루프와, 그리고 제1 내지 제3 디지털 코드들에 응답하여 다수개의 위상 클럭 신호들 중에서 두 개를 선택하여 내부 클럭 신호를 외부 클럭에 동기시키는 파인 루프를 포함한다.
듀얼 루프 DLL, 클럭 지터, 전압 제어 지연 라인(VCDL)-
公开(公告)号：KR100641703B1
公开(公告)日：2006-11-03
申请号：KR1020040062077
申请日：2004-08-06
Applicant: 학교법인 포항공과대학교
IPC: G11C11/40 , G11C11/4076 , G11C8/00 , H03K5/00
CPC classification number: H03L7/0814 , H03K5/1565 , H03L7/0805 , H03L7/0807
Abstract: 본 발명은 다중 위상 클럭의 듀티 사이클(duty cycle)을 보상하기 위한 디지털 회로에 관한 것이다.
본 발명에 의한 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로는 주기 T인 클럭(Cin)을 입력으로 받아들여서 주기 2T인 기준 클럭(Cref)을 생성하는 토글 플립플롭; 상기 주기 2T의 기준클럭(Cref)을 입력으로 받아들여서 다시 주기 T의 클럭(CoutP)을 생성하는 듀티 보정회로; 상기 출력 클럭(CoutP)의 듀티 에러 양을 측정하여, 듀티 사이클이 50%가 되는 방향으로 디지털 코드 값 DLY를 생성하는 듀티 검출회로; 및 상기 출력 클럭(CoutP)의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 출력 클럭(CoutP)의 위상을 180ㅀ반전시키는 위상 반전기;를 포함함을 특징으로 한다.
본 발명에 의하면, 넓은 범위의 입력 듀티 왜곡에 대해서 듀티 사이클 보정이 가능하며 또한, 디지털 방식으로 듀티 양을 제어하므로 최대범위 내에서 입력 듀티 에러 양에 무관하게 출력 클럭의 듀티 사이클이 보정된다.-
公开(公告)号：KR1020060089553A
公开(公告)日：2006-08-09
申请号：KR1020050011016
申请日：2005-02-05
Applicant: 학교법인 포항공과대학교 , 삼성전자주식회사 , 포항공과대학교 산학협력단
IPC: G11C7/12
CPC classification number: H04L25/03038 , H04L7/0058
Abstract: 디지털 보정을 사용해 수신기의 오프셋 전압을 제거하고, 데이터와 클록 사이의 스큐를 제거하고, 등화 계수 설정을 통해 채널 간 간섭을 제거하는 등화 수신기가 개시된다. 본 발명에 따른 등화 수신기는 데이터를 전송하기 전에 초기 설정 모드에서 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전의 데이터를 비교하여 등화 계수를 설정한다.
등화 수신기, DRAM, 인터페이스-
公开(公告)号：KR1020060079581A
公开(公告)日：2006-07-06
申请号：KR1020050000010
申请日：2005-01-03
Applicant: 학교법인 포항공과대학교
CPC classification number: H03L7/07 , H03L7/0812 , H03L7/0814
Abstract: 본 발명은 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인(VCDL)을 기반으로 하는 듀얼 루프 DLL에 대하여 개시된다. 본 발명은 적은 클럭 지터를 위해 아날로그 전압으로 조절되는 VCDL(voltage controlled delay line)을 사용한다. 듀얼 루프 DLL은 외부 클럭에 동기되는 내부 클럭 신호를 발생하기 위하여, 기준 클럭을 수신하여 45° 위상 차를 갖는 다수개의 위상 클럭 신호들을 발생하는 레퍼런스 DLL과, 내부 클럭 신호와 외부 클럭과의 위상 차가 90° 보다 작은 위상 차를 갖도록 다수개의 위상 클럭 신호들 중에서 어느 하나를 선택하고 제1 내지 제3 디지털 코드를 발생하는 코얼스 루프와, 그리고 제1 내지 제3 디지털 코드들에 응답하여 다수개의 위상 클럭 신호들 중에서 두 개를 선택하여 내부 클럭 신호를 외부 클럭에 동기시키는 파인 루프를 포함한다.
듀얼 루프 DLL, 클럭 지터, 전압 제어 지연 라인(VCDL)
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