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公开(公告)号：KR100674953B1
公开(公告)日：2007-01-26
申请号：KR1020050011016
申请日：2005-02-05
Applicant: 학교법인 포항공과대학교 , 삼성전자주식회사 , 포항공과대학교 산학협력단
IPC: G11C7/12
CPC classification number: H04L25/03038 , H04L7/0058
Abstract: 디지털 보정을 사용해 수신기의 오프셋 전압을 제거하고, 데이터와 클록 사이의 스큐를 제거하고, 등화 계수 설정을 통해 채널 간 간섭을 제거하는 등화 수신기가 개시된다. 본 발명에 따른 등화 수신기는 데이터를 전송하기 전에 초기 설정 모드에서 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전의 데이터를 비교하여 등화 계수를 설정한다.
등화 수신기, DRAM, 인터페이스-
公开(公告)号：KR100644127B1
公开(公告)日：2006-11-10
申请号：KR1020050000010
申请日：2005-01-03
Applicant: 학교법인 포항공과대학교
CPC classification number: H03L7/07 , H03L7/0812 , H03L7/0814
Abstract: 본 발명은 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인(VCDL)을 기반으로 하는 듀얼 루프 DLL에 대하여 개시된다. 본 발명은 적은 클럭 지터를 위해 아날로그 전압으로 조절되는 VCDL(voltage controlled delay line)을 사용한다. 듀얼 루프 DLL은 외부 클럭에 동기되는 내부 클럭 신호를 발생하기 위하여, 기준 클럭을 수신하여 45° 위상 차를 갖는 다수개의 위상 클럭 신호들을 발생하는 레퍼런스 DLL과, 내부 클럭 신호와 외부 클럭과의 위상 차가 90° 보다 작은 위상 차를 갖도록 다수개의 위상 클럭 신호들 중에서 어느 하나를 선택하고 제1 내지 제3 디지털 코드를 발생하는 코얼스 루프와, 그리고 제1 내지 제3 디지털 코드들에 응답하여 다수개의 위상 클럭 신호들 중에서 두 개를 선택하여 내부 클럭 신호를 외부 클럭에 동기시키는 파인 루프를 포함한다.
듀얼 루프 DLL, 클럭 지터, 전압 제어 지연 라인(VCDL)-
公开(公告)号：KR1020060089553A
公开(公告)日：2006-08-09
申请号：KR1020050011016
申请日：2005-02-05
Applicant: 학교법인 포항공과대학교 , 삼성전자주식회사 , 포항공과대학교 산학협력단
IPC: G11C7/12
CPC classification number: H04L25/03038 , H04L7/0058
Abstract: 디지털 보정을 사용해 수신기의 오프셋 전압을 제거하고, 데이터와 클록 사이의 스큐를 제거하고, 등화 계수 설정을 통해 채널 간 간섭을 제거하는 등화 수신기가 개시된다. 본 발명에 따른 등화 수신기는 데이터를 전송하기 전에 초기 설정 모드에서 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전의 데이터를 비교하여 등화 계수를 설정한다.
등화 수신기, DRAM, 인터페이스-
公开(公告)号：KR1020060079581A
公开(公告)日：2006-07-06
申请号：KR1020050000010
申请日：2005-01-03
Applicant: 학교법인 포항공과대학교
CPC classification number: H03L7/07 , H03L7/0812 , H03L7/0814
Abstract: 본 발명은 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인(VCDL)을 기반으로 하는 듀얼 루프 DLL에 대하여 개시된다. 본 발명은 적은 클럭 지터를 위해 아날로그 전압으로 조절되는 VCDL(voltage controlled delay line)을 사용한다. 듀얼 루프 DLL은 외부 클럭에 동기되는 내부 클럭 신호를 발생하기 위하여, 기준 클럭을 수신하여 45° 위상 차를 갖는 다수개의 위상 클럭 신호들을 발생하는 레퍼런스 DLL과, 내부 클럭 신호와 외부 클럭과의 위상 차가 90° 보다 작은 위상 차를 갖도록 다수개의 위상 클럭 신호들 중에서 어느 하나를 선택하고 제1 내지 제3 디지털 코드를 발생하는 코얼스 루프와, 그리고 제1 내지 제3 디지털 코드들에 응답하여 다수개의 위상 클럭 신호들 중에서 두 개를 선택하여 내부 클럭 신호를 외부 클럭에 동기시키는 파인 루프를 포함한다.
듀얼 루프 DLL, 클럭 지터, 전압 제어 지연 라인(VCDL)-
公开(公告)号：KR1020050006885A
公开(公告)日：2005-01-17
申请号：KR1020030046864
申请日：2003-07-10
Applicant: 학교법인 포항공과대학교
IPC: H03K5/00
CPC classification number: H03K5/1565
Abstract: PURPOSE: A circuit for correcting the digital duty cycle for a multi-phase clock and a method for the same are provided to correct the duty cycle of the overall clock by changing the falling edge of the clock without changing the rising edge of the clock. CONSTITUTION: A circuit for correcting the digital duty cycle for a multi-phase clock includes a rising clock generating unit(120), a falling clock generating unit(130) and a clock delay unit(140). The rising clock generating unit detects the rising edge of the inputted clock and generates the rising edge of the duty cycle correction clock. The falling clock generating unit detects the rising edge of the clock with 180 degrees shift from the inputted clock and generates the falling edge of the duty cycle correction clock. And, the clock delay unit inputs the inputted clock with 180 degree shift into the falling clock generating unit.
Abstract translation: 目的：提供用于校正多相时钟的数字占空比的电路及其方法，用于通过改变时钟的下降沿来校正总体时钟的占空比，而不改变时钟的上升沿。 构成：用于校正多相时钟的数字占空比的电路包括上升时钟产生单元（120），下降时钟产生单元（130）和时钟延迟单元（140）。 上升时钟发生单元检测输入时钟的上升沿，并产生占空比校正时钟的上升沿。 下降时钟发生单元从输入时钟以180度的偏移量检测时钟的上升沿，并产生占空比校正时钟的下降沿。 并且，时钟延迟单元将输入的时钟以180度移位输入到下降时钟发生单元。
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Patent Agency Ranking
公开(公告)号：KR100691583B1
公开(公告)日：2007-03-09
申请号：KR1020040118264
申请日：2004-12-31
Applicant: 학교법인 포항공과대학교
CPC classification number: G11C7/1048 , G11C5/063
Abstract: 본 발명은 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리 시스템에 관하여 개시된다. 다중의 종단 저항을 가진 멀티 드롭 버스는 반사파에 의해 발생되는 신호간 간섭 현상(ISI)를 줄여 데이터 전송 속도를 높인다. 본 발명의 메모리 시스템은 버스 라인에 연결된 컨넥터에 메모리 모듈이 장착된다. 메모리 모듈은 제1 면에 제1 부하, 제2 부하 및 제1 칩을 포함하고, 제2 면에 제3 부하, 제4 부하 및 제2 칩을 포함하고, 제1 부하와 제2 부하 사이에 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀을 포함한다. 제1 부하는 제1 메모리 모듈의 전극과 연결되고 제1 임피던스 저항 값을 갖고, 제2 부하는 제1 부하와 연결되고 제2 임피던스 값을 갖고, 제1 칩은 제2 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제3 부하는 비아 홀과 연결되고 제2 임피던스 값을 갖고, 제2 칩은 제3 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제2 임피던스 값은 제1 임피던스 값의 2배이다. 컨넥터와 비아 홀과 같은 T자 연결 부분이 존재하는 곳에서 단일 반사파가 발생하나, 이 반사파가 칩에 도달하면 칩이 종단되어있는 상태이므로 다중의 반사파를 발생시키지 않고 사라지게 된다.
멀티 드롭 버스 구조, 메모리 시스템, 반사파, ODT 저항-
公开(公告)号：KR100609755B1
公开(公告)日：2006-08-09
申请号：KR1020050009294
申请日：2005-02-01
Applicant: 포항공과대학교 산학협력단 , 삼성전자주식회사 , 학교법인 포항공과대학교
IPC: H03L7/085
Abstract: 본 발명은 위상 검출기 및 이를 구비한 지연 동기 루프를 공개한다. 이 회로는 제1클럭신호에 응답하여 인에이블되고, 제1클럭신호와 제2클럭신호사이의 전압 차를 센싱하여 제1 및 제2신호들을 발생하는 센스 증폭기, 및 제1 및 제2신호들을 래치하여 업 및 다운 신호들을 발생하는 래치를 구비하고, 제2클럭신호는 제1클럭신호의 천이를 따라서 천이하는 클럭신호인 것을 특징으로 한다. 따라서, 제1클럭신호가 상승 천이하는 동안에 제1클럭신호와 제2클럭신호의 레벨이 바뀌어지지 않으므로 업, 다운 신호들이 불명확하게 되지 않아 제1클럭신호와 제2클럭신호사이의 위상 차를 정확하게 검출할 수 있다.
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公开(公告)号：KR1020060088415A
公开(公告)日：2006-08-04
申请号：KR1020050009294
申请日：2005-02-01
Applicant: 포항공과대학교 산학협력단 , 삼성전자주식회사 , 학교법인 포항공과대학교
IPC: H03L7/085
Abstract: 본 발명은 위상 검출기 및 이를 구비한 지연 동기 루프를 공개한다. 이 회로는 제1클럭신호에 응답하여 인에이블되고, 제1클럭신호와 제2클럭신호사이의 전압 차를 센싱하여 제1 및 제2신호들을 발생하는 센스 증폭기, 및 제1 및 제2신호들을 래치하여 업 및 다운 신호들을 발생하는 래치를 구비하고, 제2클럭신호는 제1클럭신호의 천이를 따라서 천이하는 클럭신호인 것을 특징으로 한다. 따라서, 제1클럭신호가 상승 천이하는 동안에 제1클럭신호와 제2클럭신호의 레벨이 바뀌어지지 않으므로 업, 다운 신호들이 불명확하게 되지 않아 제1클럭신호와 제2클럭신호사이의 위상 차를 정확하게 검출할 수 있다.
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公开(公告)号：KR1020060079001A
公开(公告)日：2006-07-05
申请号：KR1020040118264
申请日：2004-12-31
Applicant: 학교법인 포항공과대학교
CPC classification number: G11C7/1048 , G11C5/063
Abstract: 본 발명은 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리 시스템에 관하여 개시된다. 다중의 종단 저항을 가진 멀티 드롭 버스는 반사파에 의해 발생되는 신호간 간섭 현상(ISI)를 줄여 데이터 전송 속도를 높인다. 본 발명의 메모리 시스템은 버스 라인에 연결된 컨넥터에 메모리 모듈이 장착된다. 메모리 모듈은 제1 면에 제1 부하, 제2 부하 및 제1 칩을 포함하고, 제2 면에 제3 부하, 제4 부하 및 제2 칩을 포함하고, 제1 부하와 제2 부하 사이에 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀을 포함한다. 제1 부하는 제1 메모리 모듈의 전극과 연결되고 제1 임피던스 저항 값을 갖고, 제2 부하는 제1 부하와 연결되고 제2 임피던스 값을 갖고, 제1 칩은 제2 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제3 부하는 비아 홀과 연결되고 제2 임피던스 값을 갖고, 제2 칩은 제3 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제2 임피던스 값은 제1 임피던스 값의 2배이다. 컨넥터와 비아 홀과 같은 T자 연결 부분이 존재하는 곳에서 단일 반사파가 발생하나, 이 반사파가 칩에 도달하면 칩이 종단되어있는 상태이므로 다중의 반사파를 발생시키지 않고 사라지게 된다.
멀티 드롭 버스 구조, 메모리 시스템, 반사파, ODT 저항-
公开(公告)号：KR100473813B1
公开(公告)日：2005-03-14
申请号：KR1020030046864
申请日：2003-07-10
Applicant: 학교법인 포항공과대학교
IPC: H03K5/00
CPC classification number: H03K5/1565
Abstract: 본 발명은 다중 위상 클럭의 듀티 사이클 보정 방법에 디지털적 보정 방법을 도입함으로써 시스템의 전력 절전 상태에서도 클럭의 듀티 사이클 보정 정보가 기억되며, 클럭의 듀티 사이클 보정 과정에서 클럭의 위상 정보가 일정하게 유지됨으로 다중 위상 클럭에 대한 보정이 가능하게 된 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및 그 방법에 관한 것이다. 한편, 본 발명은 클럭 듀티 사이클 보정 과정에서 클럭의 상승부(clock rising edge) 정보 만을 이용함으로 입력 클럭의 듀티 사이클에 거의 영향을 받지 않도록 된 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및 그 방법에 관한 것이다.
이를 위한 본 발명은 분기(shunt) 캐패시터 인버터 형태로 구성된 클럭 지연 수단; 클럭 상승부 발생 회로 그리고 클럭 하강부 발생 회로로 구성된 클럭 발생 수단; 및 적분기, 비교기, 카운트/레지스터로 구성된 클럭의 디지털 듀티 사이클 검출 수단;를 포함하는 것을 특징으로 한다.
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