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1.고속 에피택셜 리프트오프와 III-V족 직접 성장용 템플릿을 이용한 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 有权
Title translation: 一种使用用于快速外延剥离和III-V族生长的模板和半导体器件制造半导体器件的方法公开(公告)号:KR101743017B1
公开(公告)日:2017-06-05
申请号:KR1020150069836
申请日:2015-05-19
Applicant: 한국과학기술연구원
IPC: H01L21/205 , H01L21/78 , H01L21/02
CPC classification number: H01L21/78 , H01L21/185 , H01L21/6835 , H01L29/267 , H01L29/66219 , H01L29/861 , H01L31/0304 , H01L31/184 , H01L31/1892 , Y02E10/544
Abstract: 반도체소자의제조방법은, 제1 기판및 상기제1 기판상에위치하는패턴된제1 III-V족화합물층을포함하는템플릿(template)을제공하는단계; 상기패턴된제1 III-V족화합물층상에에피택시(epitaxy) 성장방식으로희생층을형성하는단계; 상기희생층상에에피택시성장방식으로제2 III-V족화합물층을형성하는단계; 상기제2 III-V족화합물층상에실리콘으로이루어진제2 기판을접합하는단계; 및상기희생층을제거함으로써상기제2 III-V족화합물층및 상기제2 기판을상기템플릿으로부터분리하는단계를포함한다. 템플릿의패턴된 III-V족화합물층으로부터또 다른 III-V족화합물층이직접성장방식으로제조되므로, III-V족화합물과다른기판사이의결함이제거되며, 대면적의반도체소자를직접성장방식으로제조할수 있고, 웨이퍼(wafer) 크기의제한이나비용증가등의문제점을줄일수 있다.
Abstract translation: 18.一种制造半导体器件的方法,包括:提供包括第一衬底和位于所述第一衬底上的图案化的第一III-V族化合物层的模板; 通过外延生长方法在图案化的第一III-V族化合物层上形成牺牲层; 在牺牲层上以外延生长方式形成第二III-V族化合物层; 在第二III-V族化合物层上键合由硅制成的第二衬底; 通过去除牺牲层将第二III-V族化合物层和第二衬底与模板分离。 由于从在生长的方法直接制备,所述III-V族化合物的模板化合物层的III-V族化合物层图案中的其它III-V和是不同的基片之间的去除缺陷,一种半导体器件的生长方法具有大面积直接 并且可以减少晶圆尺寸限制和成本增加等问题。
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2.고속 에피택셜 리프트오프와 III-V족 직접 성장용 템플릿을 이용한 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 有权
Title translation: III-V使用高速外延起飞和III-V直接生长的半导体器件制造半导体器件的方法和使用其制造的半导体器件公开(公告)号:KR1020160136103A
公开(公告)日:2016-11-29
申请号:KR1020150069836
申请日:2015-05-19
Applicant: 한국과학기술연구원
IPC: H01L21/205 , H01L21/78 , H01L21/02
CPC classification number: H01L21/78 , H01L21/185 , H01L21/6835 , H01L29/267 , H01L29/66219 , H01L29/861 , H01L31/0304 , H01L31/184 , H01L31/1892 , Y02E10/544
Abstract: 반도체소자의제조방법은, 제1 기판및 상기제1 기판상에위치하는패턴된제1 III-V족화합물층을포함하는템플릿(template)을제공하는단계; 상기패턴된제1 III-V족화합물층상에에피택시(epitaxy) 성장방식으로희생층을형성하는단계; 상기희생층상에에피택시성장방식으로제2 III-V족화합물층을형성하는단계; 상기제2 III-V족화합물층상에실리콘으로이루어진제2 기판을접합하는단계; 및상기희생층을제거함으로써상기제2 III-V족화합물층및 상기제2 기판을상기템플릿으로부터분리하는단계를포함한다. 템플릿의패턴된 III-V족화합물층으로부터또 다른 III-V족화합물층이직접성장방식으로제조되므로, III-V족화합물과다른기판사이의결함이제거되며, 대면적의반도체소자를직접성장방식으로제조할수 있고, 웨이퍼(wafer) 크기의제한이나비용증가등의문제점을줄일수 있다.
Abstract translation: 公开了一种制造半导体器件的方法,其包括提供具有第一衬底和位于第一衬底上的图案化的第一III-V族化合物层的模板,在图案化的第一III-V族化合物层上形成牺牲层, 外延生长,通过外延生长在牺牲层上形成第二III-V族化合物层,将由硅制成的第二衬底结合到第二III-V族化合物层上,以及将第二III-V族化合物层和第二III-V族化合物层分离 通过去除牺牲层从模板的衬底。
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