公开(公告)号：KR101043199B1

公开(公告)日：2011-06-21

申请号：KR1020100006038

申请日：2010-01-22

Applicant: 한국과학기술원

Inventor： 박인철 ,  김태환 ,  김은찬 ,  김봉진

IPC: G06F9/46 ,  G06F12/00

Abstract: PURPOSE: A multi core cache circuit using a single core cache controller, a cache device and a semiconductor device including the same, and a cache memory control method are provided to simplify a structure and reduce traffic by minimizing a change of the structure and using the existing single core cache controller. CONSTITUTION: A cache memory unit(110) includes cache lines and stores data, tag information and status information of the cache lines. A single core cache controller(120) offers a data request signal based on a request signal of a core connected to a cache circuit and the data of the cache memory unit corresponding to the data request signal to the core connected to the cache circuit. A command processor(130) offers a state modification signal for modifying the status information of the cache lines and the data saved in the cache memory unit to outside.

Abstract translation: 目的：提供使用单核高速缓存控制器，高速缓存设备和包括其的半导体器件的多核高速缓存电路以及高速缓冲存储器控制方法，以通过最小化结构的变化并使用 现有单核缓存控制器。 构成：高速缓冲存储器单元（110）包括高速缓存行并存储高速缓存行的数据，标签信息和状态信息。 单核缓存控制器（120）基于连接到高速缓存电路的核心的请求信号和对应于数据请求信号的高速缓冲存储器单元的数据提供数据请求信号到连接到高速缓存电路的核心。 命令处理器（130）提供状态修改信号，用于将高速缓存行的状态信息和保存在高速缓冲存储器单元中的数据修改为外部。

公开(公告)号：KR1020110086349A

公开(公告)日：2011-07-28

申请号：KR1020100006031

申请日：2010-01-22

Applicant: 한국과학기술원

Inventor： 박인철 ,  김봉진 ,  김태환 ,  김은찬

IPC: G06F13/16 ,  G06F9/46 ,  G06F12/06 ,  G06F12/08

Abstract: PURPOSE: A memory management unit controller, a multi core processor including the same, a computer system, and a memory management unit control method are provided to share a conversion reference buffer between a plurality of memory management units to convert a virtual page number into a physical page number. CONSTITUTION: An arbitration unit(100) receives a plurality of virtual page numbers from a plurality of memory management units and provides a control signal for indicating a virtual page number selected out of the virtual page number and a memory management unit which transmits the selected virtual page number. A management unit(200) searches a plurality of reference tables(300-1~300-n) on the basis of the control signal and provides a physical page number corresponding to the selected virtual page number to the arbitration unit.

Abstract translation: 目的：提供一种存储器管理单元控制器，包括其的多核心处理器，计算机系统和存储器管理单元控制方法，以在多个存储器管理单元之间共享转换参考缓冲器，以将虚拟页码转换为 物理页码。 构成：仲裁单元（100）从多个存储器管理单元接收多个虚拟页号，并提供用于指示从虚拟页号选择的虚拟页号的控制信号和发送所选择的虚拟页的存储器管理单元 页码。 管理单元（200）基于控制信号搜索多个参考表（300-1〜300-n），并向仲裁单元提供与所选虚拟页号对应的物理页号。

公开(公告)号：KR101103818B1

公开(公告)日：2012-01-06

申请号：KR1020100006031

申请日：2010-01-22

Applicant: 한국과학기술원

Inventor： 박인철 ,  김봉진 ,  김태환 ,  김은찬

IPC: G06F13/16 ,  G06F9/46 ,  G06F12/06 ,  G06F12/08

Abstract: 메모리 관리 유닛 제어 장치는 복수의 참조 테이블들, 중재부 및 관리부를 포함한다. 복수의 참조 테이블들은 복수의 메모리 관리 유닛들에 각각 구비되는 변환 참조 버퍼들 각각에 대응되고, 중재부는 복수의 메모리 관리 유닛들로부터 복수의 가상 페이지 번호들을 수신하여 복수의 가상 페이지 번호들 중에서 선택된 가상 페이지 번호 및 선택된 가상 페이지 번호를 송신한 메모리 관리 유닛을 나타내는 제어 신호를 제공하고, 관리부는 선택된 가상 페이지 번호 및 제어 신호를 수신하여 제어 신호에 기초하여 복수의 참조 테이블들을 검색하고, 선택된 가상 페이지 번호에 대응하는 물리 페이지 번호를 중재부에 제공한다. 중재부는 관리부로부터 수신된 물리 페이지 번호를 제어 신호가 나타내는 메모리 관리 유닛으로 제공한다. 메모리 관리 유닛 제어 장치는 메모리 접근 속도를 향상시킬 수 있다.

公开(公告)号：KR101092929B1

公开(公告)日：2011-12-12

申请号：KR1020100011423

申请日：2010-02-08

Applicant: 한국과학기술원

Inventor： 박인철 ,  김은찬 ,  김봉진 ,  김태환

IPC: G06F12/08 ,  G06F12/00 ,  G06F9/28

Abstract: 멀티 코어 반도체 장치에 구비되는 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리의 일관성 관리 방법에서는, 복수의 캐시 라인들에 저장된 데이터 중 일부가 저장된 내부 저장공간을 제공한다. 복수의 코어들 중 하나로부터 요청 신호를 수신한다. 복수의 캐시 메모리의 캐시 라인들 중 요청 신호에 대응하는 요청된 데이터가 저장되어 있는 제1 캐시 라인이 존재하는지 여부 및 요청된 데이터가 내부 저장공간에 저장되어 있는지 여부에 기초하여, 요청 신호를 제공한 코어와 연결된 캐시 메모리 내의 제2 캐시 라인에 요청된 데이터를 제공한다.

公开(公告)号：KR1020110092014A

公开(公告)日：2011-08-17

申请号：KR1020100011423

申请日：2010-02-08

Applicant: 한국과학기술원

Inventor： 박인철 ,  김은찬 ,  김봉진 ,  김태환

IPC: G06F12/08 ,  G06F12/00 ,  G06F9/28

Abstract: PURPOSE: A coherence management method, coherence management circuit, cache device, and semiconductor device are provided to increase response speed by supplying data which is requested based on internal stored data. CONSTITUTION: An internal storage space(1150) stores data stored in a cache line. An arbiter(1110) receives a request signal of a core. A coherence management unit(1130) confirms a first cache line storing requested data corresponding to the request signals. The coherence management unit supplies request data to the arbiter according to a confirming result.

Abstract translation: 目的：提供一种相干管理方法，一致性管理电路，缓存装置和半导体装置，通过提供基于内部存储数据请求的数据来提高响应速度。 构成：内部存储空间（1150）存储存储在高速缓存行中的数据。 仲裁器（1110）接收核心的请求信号。 相干管理单元（1130）确认存储与请求信号对应的请求数据的第一高速缓存行。 相干管理单元根据确认结果向仲裁器提供请求数据。