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公开(公告)号：KR101514813B1
公开(公告)日：2015-04-24
申请号：KR1020130057779
申请日：2013-05-22
IPC: H03M13/00
Abstract: 하이브리드 시소 디코더는 입력 프레임을 디모듈레이션 하여 생성된 계통(systematic) LLR(log-likelyhood ratio) 및 패리티 LLR과 이전 이터레이션에서 산출된 이전 LLR에 기초한 입력 LLR을 백워드 방향으로 계산하여 백워드 메트릭을 생성하는 백워드 리커션 유닛; 상기 백워드 메트릭이 저장되는 보더 메트릭 메모리; 상기 입력 LLR을 포워드 방향으로 계산하여 포워드 메트릭을 생성하는 포워드 리커션 유닛; 상기 백워드 메트릭과 상기 포워드 메트릭에 기초하여 현재 이터레이션에서의 윈도우에 대한 출력 LLR을 생성하는 출력 LLR 계산기; 및 상기 입력 프레임이 분할된 복수의 슬라이딩 윈도우들 중 홀수번째 슬라이딩 윈도우에 대하여 활성화되어 상기 보더 메트릭 메모리에 저장된 값을 이용하여 더미 메트릭을 생성하여 상기 백워드 리커션 유닛의 초기값으로 제공하는 더미 리커션 유닛을 포함한다
Abstract translation: 混合跷跷板解码器通过基于在向后方向以产生调制d输入帧系统（系统）LLR（对数的情形产生比）和奇偶校验LLR先前迭代前面的LLR计算计算输入LLR向后度量 反向词汇招聘单位生成; 存储后向度量的边界度量存储器; 正向侦察单元，用于在正向上计算所述输入LLR以生成正向量度; 输出LLR计算器，用于基于所述反向度量和所述前向度量为当前迭代中的窗口生成输出LLR; 并且设置虚设是相对于多个滑动窗口中的奇数编号的滑动窗口活性，输入帧被划分，以产生伪度量通过使用存储在边界 - 度量存储器作为向后酒插图单位液体的初始值的值 并包括一个可选单元
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2.发明公开멀티 코어 프로세서, 이를 포함하는 멀티 코어 시스템, 전자 장치 및 멀티 코어 프로세서의 캐시 공유 방법 有权多核处理器，包括其的多核系统和电子设备以及在多核处理器中共享高速缓存的方法
公开(公告)号：KR1020130081425A
公开(公告)日：2013-07-17
申请号：KR1020120002394
申请日：2012-01-09
Applicant: 한국과학기술원
CPC classification number: G06F9/4812 , G06F9/3887 , G06F9/544 , G06F12/0806
Abstract: PURPOSE: A multi-core process, a multi-core system, an electronic device, and a cache sharing method of the multi-core process are provided to operate cores by sharing a command cache and effectively relay the collision of command request signals between the cores, thereby reducing the whole size and increasing an operation speed. CONSTITUTION: A command cache (200) stores commands. Cores (100-1~100-n) share the command cache. The cores successively perform the operations corresponding to the commands by receiving the commands corresponding to continuous addresses from the command cache. The cores include buffers (110-1~110-n) which execute the commands which are received from the command cache. The cores successively perform the operations corresponding to the commands stored in the buffers.
Abstract translation: 目的：提供多核处理，多核系统，电子设备和多核处理的高速缓存共享方法，通过共享命令高速缓存来有效地中继命令请求信号的冲突， 芯，从而减小整体尺寸并增加操作速度。 构成：命令缓存（200）存储命令。 内核（100-1〜100-n）共享命令缓存。 核心通过从命令高速缓存接收与连续地址相对应的命令来连续执行与命令相对应的操作。 核心包括执行从命令高速缓存接收的命令的缓冲器（110-1〜110-n）。 核心连续执行与存储在缓冲器中的命令相对应的操作。
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公开(公告)号：KR101266128B1
公开(公告)日：2013-05-27
申请号：KR1020120003660
申请日：2012-01-12
Applicant: 한국과학기술원
Abstract: PURPOSE: A system-on-chip, a microcontroller, an electronic device including the same and a method of communicating in the system-on-chip are provided to increase communication speed between a master IP and a slaver IP through an address channel and a micro data channel. CONSTITUTION: A master IP(100) has an arbitrary function of giving a read command and a write command. A slave IP(200) has an arbitrary function of performing reading and writing operations according to the read and write commands from the master IP. The master IP and the slave IP communicates with each other through an address channel(ADDR_CH) and a data channel(WRITE_CH, READ_CH). The data channel includes multiple micro data channels. The master IP provides a command signal(CMD) to the slave IP. The slave IP receives the command signal from the master IP through the address channel.
Abstract translation: 目的：提供片上系统，微控制器，包括其的电子设备和在片上系统中进行通信的方法，以通过地址信道和主机IP提供主IP和从业者IP之间的通信速度 微数据通道。 构成：主IP（100）具有给出读命令和写命令的任意功能。 从属IP（200）具有根据来自主IP的读取和写入命令执行读取和写入操作的任意功能。 主IP和从属IP通过地址信道（ADDR_CH）和数据信道（WRITE_CH，READ_CH）相互通信。 数据通道包括多个微数据通道。 主IP为从属IP提供命令信号（CMD）。 从IP通过地址通道从主IP接收命令信号。
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4.发明授权싱글 코어용 캐시 컨트롤러를 이용한 멀티 코어용 캐시 회로, 이를 포함하는 캐시 장치, 반도체 장치 및 캐시 메모리 제어 방법 有权使用单核心高速缓存控制器，高速缓存设备和包括其的半导体器件的多核心高速缓存电路以及用于控制高速缓存存储器的方法
公开(公告)号：KR101043199B1
公开(公告)日：2011-06-21
申请号：KR1020100006038
申请日：2010-01-22
Applicant: 한국과학기술원
Abstract: PURPOSE: A multi core cache circuit using a single core cache controller, a cache device and a semiconductor device including the same, and a cache memory control method are provided to simplify a structure and reduce traffic by minimizing a change of the structure and using the existing single core cache controller. CONSTITUTION: A cache memory unit(110) includes cache lines and stores data, tag information and status information of the cache lines. A single core cache controller(120) offers a data request signal based on a request signal of a core connected to a cache circuit and the data of the cache memory unit corresponding to the data request signal to the core connected to the cache circuit. A command processor(130) offers a state modification signal for modifying the status information of the cache lines and the data saved in the cache memory unit to outside.
Abstract translation: 目的：提供使用单核高速缓存控制器，高速缓存设备和包括其的半导体器件的多核高速缓存电路以及高速缓冲存储器控制方法，以通过最小化结构的变化并使用 现有单核缓存控制器。 构成：高速缓冲存储器单元（110）包括高速缓存行并存储高速缓存行的数据，标签信息和状态信息。 单核缓存控制器（120）基于连接到高速缓存电路的核心的请求信号和对应于数据请求信号的高速缓冲存储器单元的数据提供数据请求信号到连接到高速缓存电路的核心。 命令处理器（130）提供状态修改信号，用于将高速缓存行的状态信息和保存在高速缓冲存储器单元中的数据修改为外部。
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公开(公告)号：KR101559439B1
公开(公告)日：2015-10-12
申请号：KR1020140021143
申请日：2014-02-24
Applicant: 한국과학기술원
Abstract: 태그매칭장치는데이터비교부및 패리티비교부를포함한다. 데이터비교부는태그데이터및 수신코드워드에포함되는수신데이터에기초하여태그데이터와수신데이터의일치여부를결정하는비교데이터결과를출력한다. 패리티비교부는태그데이터를인코딩하여태그패리티데이터를생성하고, 태그패리티데이터및 수신코드워드에포함되는수신패리티데이터에기초하여태그패리티데이터와수신패리티데이터의일치여부를결정하는비교패리티결과를출력한다. 본발명의실시예들에따른태그매칭장치를사용하는경우, 태그패리티데이터를생성하는동작과태그데이터와수신데이터를비교하는동작을동시에병렬적으로수행하기때문에태그매칭연산을수행하는시간이감소할수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020140137179A
公开(公告)日：2014-12-02
申请号：KR1020130057779
申请日：2013-05-22
IPC: H03M13/00
CPC classification number: H03M13/3972 , H03M13/6505 , H03M13/6513
Abstract: 하이브리드 시소 디코더는 입력 프레임을 디모듈레이션 하여 생성된 계통(systematic) LLR(log-likelyhood ratio) 및 패리티 LLR과 이전 이터레이션에서 산출된 이전 LLR에 기초한 입력 LLR을 백워드 방향으로 계산하여 백워드 메트릭을 생성하는 백워드 리커션 유닛; 상기 백워드 메트릭이 저장되는 보더 메트릭 메모리; 상기 입력 LLR을 포워드 방향으로 계산하여 포워드 메트릭을 생성하는 포워드 리커션 유닛; 상기 백워드 메트릭과 상기 포워드 메트릭에 기초하여 현재 이터레이션에서의 윈도우에 대한 출력 LLR을 생성하는 출력 LLR 계산기; 및 상기 입력 프레임이 분할된 복수의 슬라이딩 윈도우들 중 홀수번째 슬라이딩 윈도우에 대하여 활성화되어 상기 보더 메트릭 메모리에 저장된 값을 이용하여 더미 메트릭을 생성하여 상기 백워드 리커션 유닛의 초기값으로 제공하는 더미 리커션 유닛을 포함한다
Abstract translation: 混合SISO解码器包括反向递归单元，其通过计算系统对数可能比（LLR）和通过解调输入帧和输入LLR生成的奇偶校验LLR来生成反向矩阵，所述校验LLR基于在先前的 反向迭代; 存储向后矩阵的寄宿矩阵存储器; 正向递归单元，其计算正向的输入LLR并产生正向矩阵; 输出LLR计算器，其基于反向矩阵和正向矩阵在当前迭代中生成窗口的输出LLR; 以及相对于由输入帧分割的滑动窗口中的奇数滑动窗口而被激活的虚拟递归单元，并且通过使用存储在边界矩阵存储器中的值来生成虚拟矩阵，并将其提供为向后递归的初始值 单元。
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7.发明公开메모리 관리 유닛 제어 장치, 이를 포함하는 멀티 코어 프로세서, 컴퓨터 시스템 및 메모리 관리 유닛 제어 방법 有权用于控制存储器管理单元的装置，包括其的多核处理器和计算机系统以及控制存储器管理单元的方法
公开(公告)号：KR1020110086349A
公开(公告)日：2011-07-28
申请号：KR1020100006031
申请日：2010-01-22
Applicant: 한국과학기술원
Abstract: PURPOSE: A memory management unit controller, a multi core processor including the same, a computer system, and a memory management unit control method are provided to share a conversion reference buffer between a plurality of memory management units to convert a virtual page number into a physical page number. CONSTITUTION: An arbitration unit(100) receives a plurality of virtual page numbers from a plurality of memory management units and provides a control signal for indicating a virtual page number selected out of the virtual page number and a memory management unit which transmits the selected virtual page number. A management unit(200) searches a plurality of reference tables(300-1~300-n) on the basis of the control signal and provides a physical page number corresponding to the selected virtual page number to the arbitration unit.
Abstract translation: 目的：提供一种存储器管理单元控制器，包括其的多核心处理器，计算机系统和存储器管理单元控制方法，以在多个存储器管理单元之间共享转换参考缓冲器，以将虚拟页码转换为 物理页码。 构成：仲裁单元（100）从多个存储器管理单元接收多个虚拟页号，并提供用于指示从虚拟页号选择的虚拟页号的控制信号和发送所选择的虚拟页的存储器管理单元 页码。 管理单元（200）基于控制信号搜索多个参考表（300-1〜300-n），并向仲裁单元提供与所选虚拟页号对应的物理页号。
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公开(公告)号：KR101627113B1
公开(公告)日：2016-06-03
申请号：KR1020140180044
申请日：2014-12-15
Applicant: 한국과학기술원
IPC: H03M13/11
CPC classification number: H03M13/11 , H03M13/1102 , H03M13/1105
Abstract: 최솟값계산기는제1 비교기, 제2 비교기, 제3 비교기및 선택기를포함한다. 제1 비교기는입력데이터값들에포함되는제1 입력데이터값 및제2 입력데이터값 중작은값에해당하는제1 최소데이터값 및큰 값에해당하는제1 최대데이터값을제공한다. 제2 비교기는입력데이터값들에포함되는제3 입력데이터값 및제4 입력데이터값 중작은값에해당하는제2 최소데이터값 및큰 값에해당하는제2 최대데이터값을제공한다. 제3 비교기는제1 최소데이터값 및제2 최소데이터값 중작은값에해당하는제3 최소데이터값 및큰 값에해당하는제3 최대데이터값을제공한다. 선택기는제3 최소데이터값에기초하여제1 최대데이터값 및제2 최대데이터값 중하나를선택한다. 본발명의실시예들에따른최솟값계산기는 LDPC 복호화기에포함되는최솟값을찾는하드웨어의복잡도를감소시킴으로써 LDPC 복호화기를포함하는시스템의복잡도를감소시킬수 있다.
Abstract translation: 本发明涉及包括第一比较器，第二比较器，第三比较器和选择单元的最小值计算器。 第一比较器分别在包括在输入数据值中的第一输入数据值和第二输入数据值之间分别提供对应于较小值和较大值的第一最小数据值和第一最大数据值。 第二比较器在输入数据值中包括的第三输入数据值和第四输入数据值之间分别提供对应于较小值和较大值的第二最小数据值和第二最大数据值。 第三比较器在第一最小数据值和第二最小数据值之间分别提供对应于较小值和较大值的第三最小数据值和第三最大数据值。 选择单元基于第三最小数据值选择第一最大数据值和第二最大数据值中的一个。 因此，根据实施例，最小值计算器能够通过降低硬件查找LDPC解码器中包括的最小值的复杂度来降低包括LDPC解码器的系统的复杂度。
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公开(公告)号：KR101356108B1
公开(公告)日：2014-01-29
申请号：KR1020120003469
申请日：2012-01-11
Applicant: 한국과학기술원
Abstract: 차량용 실시간 이더넷 네트워크는 각각이 스위치와 적어도 두 개의 전자 제어부(electronic control unit; ECU)들을 구비하는 복수의 로컬 네트워크들; 및 상기 로컬 네트워크로부터의 전역 패킷을 중계하는 스마트 이더넷 스위치를 포함하되, 상기 스마트 이더넷 스위치는 상기 복수의 로컬 네트워크들로부터의 전역 패킷들을 저장하는 프레임 버퍼를 포함하고, 상기 전역 패킷들이 모두 전송된 후에 하나의 통신 주기가 완료되었음을 알리는 사이클 경계 패킷을 상기 복수의 로컬 네트워크들 모두에게 전송한다.
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公开(公告)号：KR1020130093811A
公开(公告)日：2013-08-23
申请号：KR1020120003469
申请日：2012-01-11
Applicant: 한국과학기술원
CPC classification number: H04L12/40071 , H04L49/351 , H04L2012/40273
Abstract: PURPOSE: A real time Ethernet network for vehicle and a vehicle thereof are provided to manage all electronic control units of the inside of the vehicle at high speed in real time through Ethernet by adopting a smart Ethernet switch. CONSTITUTION: Each of multiple local networks (210,220,230,240) is equipped with at least two electronic control units (ECUs) with a switch. A smart Ethernet switch (100) relays an entire region packet from each of the local networks. The smart Ethernet switch includes a frame buffer which stores entire region packets from the multiple local networks. The smart Ethernet switch transmits a cycle boundary packet which informs that one communication cycle is completed after the entire region packets are all transmitted.
Abstract translation: 目的：提供车辆及其车辆的实时以太网网络，通过采用智能以太网交换机，通过以太网实时高速管理车辆内部的所有电子控制单元。 构成：多个本地网络（210,220,230,240）中的每一个都配备有至少两个带开关的电子控制单元（ECU）。 智能以太网交换机（100）中继来自每个本地网络的整个区域分组。 智能以太网交换机包括存储来自多个本地网络的整个区域分组的帧缓冲器。 智能以太网交换机发送周期边界分组，通知在整个区域分组全部传输之后，一个通信周期完成。
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