公开(公告)号：KR100379284B1

公开(公告)日：2003-04-10

申请号：KR1020000053215

申请日：2000-09-07

Applicant: 한국과학기술원

Inventor： 전재호 ,  박영서 ,  박현욱

IPC: H03M7/40

Abstract: PURPOSE: A high-speed variable length decoder using plane partition is provided to improve a total speed of a variable length decoder by performing simultaneously a parallel matching process of decoding data and an input process of a decoding code length signal. CONSTITUTION: Two input planes(11) are used for receiving data. The input planes(11) are separated to each other. A programmable logic array(5,5') is connected with a one input plane of the separated input planes(11). A subtracter(19) and an adder(20) are connected with an output terminal of the programmable logic array(5,5'). Code length signals of decoded information of a programmable logic array(5,5') are inputted into each input plane(11) and the subtracter(19), respectively. The remaining bit stream is checked by using the code length signal provided from the programmable logic array(5,5'). A supply control operation of a decoding bit stream is performed by using the code length signal provided from the programmable logic array(5,5').

Abstract translation: 目的：提供一种使用平面分区的高速可变长度解码器，通过同时执行解码数据的并行匹配处理和解码码长信号的输入处理来提高可变长度解码器的总速度。 构成：两个输入平面（11）用于接收数据。 输入平面（11）彼此分离。 可编程逻辑阵列（5,5'）与分离的输入平面（11）的一个输入平面连接。 减法器（19）和加法器（20）与可编程逻辑阵列（5,5'）的输出端连接。 可编程逻辑阵列（5,5'）的解码信息的码长信号分别被输入到每个输入平面（11）和减法器（19）。 通过使用从可编程逻辑阵列（5,5'）提供的码长信号来检查剩余的比特流。 通过使用从可编程逻辑阵列（5,5'）提供的码长信号来执行解码比特流的供应控制操作。

公开(公告)号：KR100560101B1

公开(公告)日：2006-03-13

申请号：KR1020030095153

申请日：2003-12-23

Applicant: 한국과학기술원

Inventor： 박현욱 ,  박영서

IPC: G06T3/40 ,  H04N1/393

Abstract: 본 발명은 영상의 크기 변환 방법에 관한 것으로서, 더욱 상세하게는 압축된 형태로 저장된 정지영상이나 동영상을 압축된 환경에서 영상의 크기를 변환하는 방법에 관한 것이다.
본 발명에 따른 블록 이산코사인변환 도메인에서의 임의의 영상 크기 변환 방법은, n (양의 정수)개의 입력 블록(block)의 DCT계수에 대해 각각 역 DCT를 수행하여 n개의 공간 도메인 신호를 얻는 역 DCT 단계; 상기 n개의 공간 도메인 신호를 하나의 신호로 연결하여 1 블록을 만들고, 당해 1 블록에 대해 DCT를 수행하여 DCT 계수를 얻는 DCT 단계; 및 상기 DCT계수의 고주파수 쪽의 계수를 버리고 저주파수 쪽의 계수를 취하여 n-폴드 다운샘플링(downsampling)을 구현하는 다운샘플링 단계;를 포함하여 이루어진다.
DCT, 다운샘플링, 업샘플링, 도메인, 계수

公开(公告)号：KR1020050063908A

公开(公告)日：2005-06-29

申请号：KR1020030095153

申请日：2003-12-23

Applicant: 한국과학기술원

Inventor： 박현욱 ,  박영서

IPC: G06T3/40 ,  H04N1/393

Abstract: 본 발명은 영상의 크기 변환 방법에 관한 것으로서, 더욱 상세하게는 압축된 형태로 저장된 정지영상이나 동영상을 압축된 환경에서 영상의 크기를 변환하는 방법에 관한 것이다.
본 발명에 따른 블록 이산코사인변환 도메인에서의 임의의 영상 크기 변환 방법은, n (양의 정수)개의 입력 블록(block)의 DCT계수에 대해 각각 역 DCT를 수행하여 n개의 공간 도메인 신호를 얻는 역 DCT 단계; 상기 n개의 공간 도메인 신호를 하나의 신호로 연결하여 1 블록을 만들고, 당해 1 블록에 대해 DCT를 수행하여 DCT 계수를 얻는 DCT 단계; 및 상기 DCT계수의 고주파수 쪽의 계수를 버리고 저주파수 쪽의 계수를 취하여 n-폴드 다운샘플링(downsampling)을 구현하는 다운샘플링 단계;를 포함하여 이루어진다.

公开(公告)号：KR1020020019854A

公开(公告)日：2002-03-13

申请号：KR1020000053215

申请日：2000-09-07

Applicant: 한국과학기술원

Inventor： 전재호 ,  박영서 ,  박현욱

IPC: H03M7/40

CPC classification number: H04N19/13 ,  H03M7/40 ,  H04N19/91

Abstract: PURPOSE: A high-speed variable length decoder using plane partition is provided to improve a total speed of a variable length decoder by performing simultaneously a parallel matching process of decoding data and an input process of a decoding code length signal. CONSTITUTION: Two input planes(11) are used for receiving data. The input planes(11) are separated to each other. A programmable logic array(5,5') is connected with a one input plane of the separated input planes(11). A subtracter(19) and an adder(20) are connected with an output terminal of the programmable logic array(5,5'). Code length signals of decoded information of a programmable logic array(5,5') are inputted into each input plane(11) and the subtracter(19), respectively. The remaining bit stream is checked by using the code length signal provided from the programmable logic array(5,5'). A supply control operation of a decoding bit stream is performed by using the code length signal provided from the programmable logic array(5,5').

Abstract translation: 目的：提供使用平面分区的高速可变长度解码器，通过同时进行解码数据的并行匹配处理和解码码长信号的输入处理来提高可变长度解码器的总速度。 构成：两个输入平面（11）用于接收数据。 输入平面（11）彼此分离。 可编程逻辑阵列（5,5'）与分离的输入平面（11）的一个输入平面连接。 减法器（19）和加法器（20）与可编程逻辑阵列（5,5'）的输出端子连接。 可编程逻辑阵列（5,5'）的解码信息的码长信号分别输入到每个输入平面（11）和减法器（19）中。 通过使用从可编程逻辑阵列（5,5'）提供的码长信号来检查剩余比特流。 通过使用从可编程逻辑阵列（5,5'）提供的码长信号来执行解码比特流的电源控制操作。

公开(公告)号：KR1020090026944A

公开(公告)日：2009-03-16

申请号：KR1020070092050

申请日：2007-09-11

Applicant: 한국과학기술원 ,  주식회사 엠제이비

Inventor： 박현욱 ,  이진영 ,  전동산 ,  황재식 ,  박영서 ,  조현 ,  이성선

IPC: H04N19/103 ,  H04N19/147

CPC classification number: H04N19/567 ,  H04N19/122 ,  H04N19/159

Abstract: A method for selecting a high speed mode and a recording medium thereof are provided to reduce complexity and the amount of calculation of an encoder and to offer coding efficiency by optimizing rate-distortion. A method for selecting a high speed mode comprises the following steps of: calculating each movement cost value about a plurality of modes in a macro block(S110); calculating each cost value of rate-distortion about a part of modes based on the calculated values(S130); and selecting the mode having the smallest values(S140). A part of modes includes a mode having the smallest movement cost values.

Abstract translation: 提供了一种用于选择高速模式的方法及其记录介质，以降低编码器的复杂性和计算量，并通过优化速率失真来提供编码效率。 一种用于选择高速模式的方法包括以下步骤：在宏块中计算关于多个模式的每个运动成本值（S110）; 基于计算值计算关于一部分模式的速率失真的每个成本值（S130）; 并选择具有最小值的模式（S140）。 模式的一部分包括具有最小运动成本值的模式。

公开(公告)号：KR100932702B1

公开(公告)日：2010-01-18

申请号：KR1020070092050

申请日：2007-09-11

Applicant: 한국과학기술원 ,  주식회사 엠제이비

Inventor： 박현욱 ,  이진영 ,  전동산 ,  황재식 ,  박영서 ,  조현 ,  이성선

IPC: H04N19/103 ,  H04N19/147

Abstract: 본 발명은 고속모드선택방법 및 그 기록매체에 관한 것이다.
이러한 본 발명의 일 실시 예에 따른 고속모드선택 방법은 (a) 매크로블록 내의 복수의 모드(mode)들에 대한 각각의 움직임 비용 값(J
motion )들을 계산하는 단계, (b) 계산된 움직임 비용 값들을 기초로 하여, 복수의 모드들 중 가장 작은 움직임 비용 값을 갖는 모드를 포함하는 일부 모드들에 대한 각각의 율-왜곡 비용 값(Rate Distortion cost, RD cost)들을 계산하는 단계 및 (c) 계산된 율-왜곡 비용 값들 중 가장 작은 율-왜곡 비용 값(RDcost1)을 갖는 모드를 최적모드(best mode)로 선택하는 단계를 포함한다.

公开(公告)号：KR1020030053108A

公开(公告)日：2003-06-28

申请号：KR1020010083146

申请日：2001-12-22

Applicant: 한국과학기술원 ,  주식회사 엠제이비

Inventor： 박현욱 ,  박영서 ,  오승균

IPC: H04N19/132 ,  H04N19/625

CPC classification number: H04N19/48 ,  H04N19/59 ,  H04N19/60 ,  H04N19/90

Abstract: PURPOSE: A method for transforming the size of an image at a block discrete cosine transform domain is provided to randomly transform the size of the image and remarkably reduce the amount of calculation by simplifying window functions. CONSTITUTION: In the case of downsampling, 8xM samples are made by inserting M-1 zeros in the back of each sample of a DCT(Discrete Cosine Transform) block formed of 8 samples. The adjacent 8xM samples are symmetrically convoluted with DCT coefficients of M window functions. Upper 8 samples of the M results of the symmetrical convolution are added with each other to make 8-sample DCT. In the case of upsampling, 8xL samples are made by inserting (L-1)x8 zeros after each sample of a DCT block formed of 8 samples. 8xL samples are symmetrically convoluted with DCT coefficients of L window functions. Every L sample is collected from the 8xL sample result value of the symmetrical convolution to make L 8-sample DCT block.

Abstract translation: 目的：提供一种用于在块离散余弦变换域中变换图像大小的方法，以随机变换图像的大小，并通过简化窗口函数显着减少计算量。 构成：在下采样的情况下，通过在由8个样本组成的DCT（离散余弦变换）块的每个采样的后面插入M-1个零来制作8xM样本。 相邻的8xM样本与M个窗口函数的DCT系数对称地卷积。 将对称卷积的M个结果的上8个样本相加，以进行8样本DCT。 在上采样的情况下，通过在由8个样本形成的DCT块的每个采样之后插入（L-1）×8个零来进行8×L采样。 8xL样本与L窗函数的DCT系数对称卷积。 从对称卷积的8xL采样结果值收集每个L样本，以生成L 8样本DCT块。