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公开(公告)号：KR1020140050151A
公开(公告)日：2014-04-29
申请号：KR1020120115554
申请日：2012-10-17
CPC classification number: H01L21/67276 , G06F17/50 , H01L22/20
Abstract: The present invention relates to a modeling method which estimates delay time and output time of a gate when a body bias voltage is applied. A method of modeling the delay time or the output time of the gate according to the present invention includes a step of selecting a first gate among a plurality of gates; a step of determining the structure of the selected first gate; a step of generating the delay time ratio or the output time ratio of the selected first gate according to the determination result; and a step of calculating the delay time or the output time of a second gate when the body bias voltage is applied based on the delay time or the output time of the second gate among the generated delay time ratio or the output time ratio and the gates. [Reference numerals] (110) First delay time table; (120) Delay time ratio table; (130) Second delay time table
Abstract translation: 本发明涉及一种当施加人体偏置电压时估计门的延迟时间和输出时间的建模方法。 根据本发明的对门的延迟时间或输出时间建模的方法包括在多个门中选择第一门的步骤; 确定所选择的第一门的结构的步骤; 根据确定结果产生所选择的第一门的延迟时间比或输出时间比的步骤; 以及基于所生成的延迟时间比或输出时间比的延迟时间或第二栅极的输出时间来施加施加了体偏置电压时的第二栅极的延迟时间或输出时间的步骤， 。 （附图标记）（110）第一延迟时间表; （120）延迟时间比表; （130）第二延迟时间表
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公开(公告)号：KR1020170100147A
公开(公告)日：2017-09-04
申请号：KR1020160022323
申请日：2016-02-25
Applicant: 한국과학기술원
Abstract: 이하의실시예는센서값을이용하는장치의동작방법및 이를수행하는장치에관한것이다. 센서값을측정하는단계; 측정된센서값의패턴을추출하는단계; 패턴에대응하는동작을검색하는단계; 및검색된동작을실행시키는단계를포함하는, 장치의동작방법이제공될수 있다.
Abstract translation: 以下实施例涉及使用传感器值来操作设备的方法以及用于执行该设备的装置。 测量传感器值; 提取测量传感器值的模式; 搜索对应于该模式的操作; 并执行检索到的操作。
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公开(公告)号：KR102173246B1
公开(公告)日：2020-11-03
申请号：KR20180149465
申请日：2018-11-28
Applicant: 한국과학기술원
Abstract: 전기자동차의주행파라미터결정방법이개시된다. 일실시예에따른방법은전기자동차의위치정보를획득하는단계; 위치정보에기초하여결정되는경로정보를획득하는단계; 경로정보에따른고도정보를획득하는단계; 및전기자동차의에너지모델및 상기고도정보에기초하여, 평지에해당하는도로를위한주행속도및 경사가있는도로를위한등가속도를포함하는주행파라미터를결정하는단계를포함한다.
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公开(公告)号：KR101164787B1
公开(公告)日：2012-07-11
申请号：KR1020100113142
申请日：2010-11-15
Applicant: 한국과학기술원
IPC: H01L21/027 , G03F7/20
Abstract: 선택적으로 패터닝되는 타일 마스크 셋 및 마스킹 마스크를 이용하는 스트럭처드 ASIC의 레이어 리소그래피 방법이 개시된다. 스트럭처드 ASIC의 레이어를 리소그래피하기 위하여, N개의 마스크 쌍들을 결정하며, 상기 N개의 마스크 쌍 중 타겟 마스크 쌍을 선택한다. 상기 타겟 마스크 쌍의 마스킹 마스크를 통해 1차 노광하고, 상기 타겟 마스크 쌍의 타일 마스크 셋을 통해 2차 노광한다. 상기 1차 노광 및 2차 노광된 웨이퍼를 식각하여 레이어를 선택적으로 리소그래피한다. 따라서, 디자인의 특성에 맞게 복수의 타일들을 적절히 배치하여 종래의 스트럭처드 ASIC의 비용 절감 효과를 유지하면서 성능을 향상시킬 수 있다.
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公开(公告)号：KR1020120051832A
公开(公告)日：2012-05-23
申请号：KR1020100113142
申请日：2010-11-15
Applicant: 한국과학기술원
IPC: H01L21/027 , G03F7/20
CPC classification number: H01L21/0274 , G03F7/004 , G03F7/2012 , H01L21/0337
Abstract: PURPOSE: A layer lithographic method of a structured application specific integrated circuit(ASIC), a design method, and a tile mask set used in the same are provided to improve performance while maintaining cost reduction effects of an ASIC using a selectively patterned tile mask set and a masking mask. CONSTITUTION: First to N-th mask pairs are determined(S110). A target mask pair is selected among the first to N-th mask pairs(S120). A second tile part is first exposed using a masking mask of the target mask pair(S130). A first tile part is second exposed using a tile mask set of the target mask pair(S140). The second exposed first tile part is etched(S150). A lithography state of a pattern with respect to all titles is determined(S160).
Abstract translation: 目的：提供一种结构化应用专用集成电路（ASIC）的层光刻方法，其设计方法和其中使用的瓦片掩模组，以提高性能，同时使用选择性图案化的瓦片掩模组来保持ASIC的成本降低效果 和掩模掩模。 规定：确定第一至第N个掩模对（S110）。 在第一至第N个掩模对之间选择目标掩模对（S120）。 首先使用目标掩模对的掩蔽掩模曝光第二瓦片部分（S130）。 使用目标掩模对的瓦片掩模组来对第一瓦片部分进行第二次曝光（S140）。 蚀刻第二曝光的第一瓦片部分（S150）。 确定相对于所有标题的图案的光刻状态（S160）。
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