-
公开(公告)号：KR102237574B1
公开(公告)日：2021-04-07
申请号：KR1020150060403A
申请日：2015-04-29
Applicant: 삼성전자주식회사
IPC: H03K19/00
CPC classification number: H03K19/0013 , H03K19/0016
Abstract: 시스템-온-칩은 파워 스위치, 로직 블록, 메모리 장치, 및 버퍼를 포함한다. 파워 스위치는 제1 전원 라인과 가상 전원 라인 사이에 연결되고, 스위치 제어 신호에 응답하여 개폐된다. 로직 블록은 가상 전원 라인과 접지 라인 사이에 연결된다. 메모리 장치는 제2 전원 라인과 접지 라인 사이에 연결된다. 버퍼는 제2 전원 라인과 접지 라인 사이에 연결되고, 슬립 신호에 기초하여 스위치 제어 신호를 생성한다.
-
公开(公告)号：WO2019039905A1
公开(公告)日：2019-02-28
申请号：PCT/KR2018/009796
申请日：2018-08-24
Applicant: 광주과학기술원 , 한국과학기술원 , 경북대학교 산학협력단
IPC: C07D487/04 , A61K31/519
Abstract: 신규한 트립토판 수산화효소 저해제 및 이를 포함하는 약학적 조성물에 관한 것으로, 상기 신규한 트립토판 수산화효소 저해제는 TPH1에 대한 저해 효과가 우수한 바, TPH1의 활성과 관련된 질환인 대사질환, 암, 소화기계 질환 또는 순환기계 질환의 예방 또는 치료에 유용하게 사용될 수 있고, 특히, 염증성 장질환의 치료 효과가 우수하므로, 염증성 장질환의 치료에 유용하게 사용될 수 있다.
-
公开(公告)号：WO2022149925A1
公开(公告)日：2022-07-14
申请号：PCT/KR2022/000339
申请日：2022-01-07
Applicant: 광주과학기술원 , 경북대학교 산학협력단 , 한국과학기술원
IPC: C07D271/06 , A61K31/4245 , A61K31/519 , A61K31/4985 , A61P3/00 , C07D413/10 , C07D495/04 , C07D487/04
Abstract: 본 발명은 신규한 옥사디아졸 페닐알라닌 유도체 및 이의 의약 용도에 관한 것이고, 이를 포함하는 신규한 트립토판 수산화효소 저해제 및 이를 포함하는 약학 조성물은 트립토판 수산화효소 1의 활성을 억제함으로써 말초신경계에서 세로토닌의 합성을 억제한다. 따라서 중추신경계를 자극하지 않으며, 말초 조직의 대사 활동을 활성화시키므로 대사성 질환의 예방 또는 치료에 유용하게 사용될 수 있습니다.
-
公开(公告)号：KR1020140050151A
公开(公告)日：2014-04-29
申请号：KR1020120115554
申请日：2012-10-17
CPC classification number: H01L21/67276 , G06F17/50 , H01L22/20
Abstract: The present invention relates to a modeling method which estimates delay time and output time of a gate when a body bias voltage is applied. A method of modeling the delay time or the output time of the gate according to the present invention includes a step of selecting a first gate among a plurality of gates; a step of determining the structure of the selected first gate; a step of generating the delay time ratio or the output time ratio of the selected first gate according to the determination result; and a step of calculating the delay time or the output time of a second gate when the body bias voltage is applied based on the delay time or the output time of the second gate among the generated delay time ratio or the output time ratio and the gates. [Reference numerals] (110) First delay time table; (120) Delay time ratio table; (130) Second delay time table
Abstract translation: 本发明涉及一种当施加人体偏置电压时估计门的延迟时间和输出时间的建模方法。 根据本发明的对门的延迟时间或输出时间建模的方法包括在多个门中选择第一门的步骤; 确定所选择的第一门的结构的步骤; 根据确定结果产生所选择的第一门的延迟时间比或输出时间比的步骤; 以及基于所生成的延迟时间比或输出时间比的延迟时间或第二栅极的输出时间来施加施加了体偏置电压时的第二栅极的延迟时间或输出时间的步骤， 。 （附图标记）（110）第一延迟时间表; （120）延迟时间比表; （130）第二延迟时间表
-
公开(公告)号：KR102087907B1
公开(公告)日：2020-03-11
申请号：KR1020180099513
申请日：2018-08-24
Applicant: 광주과학기술원 , 한국과학기술원 , 경북대학교 산학협력단 , 주식회사 큐라클
Inventor： 안진희 , 김하일 , 서재명 , 이인규 , 김광은 , 박근영 , 배은정 , 송고은 , 파기레수바나하우스-하바우 , 임아진 , 전재한 , 파기레하우샤바우시바지 , 장해영 , 김명화 , 표정인
IPC: C07D487/04 , A61K31/519
-
Patent Agency Ranking
公开(公告)号：KR1020150064844A
公开(公告)日：2015-06-12
申请号：KR1020130149652
申请日：2013-12-04
Applicant: 삼성전자주식회사
Inventor： 전재한
IPC: H03K17/687 , H03K19/00
CPC classification number: G06F1/3287 , G06F1/189 , G06F1/26 , G06F1/3203 , G06F1/3243 , H03K19/0016 , H03K19/017581 , Y02D10/152 , Y02D10/171 , Y02D50/20
Abstract: 본발명의일 실시예에따르면입력슬립신호를버퍼링하여제1 슬립신호를생성하는제1 체인버퍼, 상기제1 슬립신호를버퍼링하여제2 슬립신호를생성하는제2 체인버퍼, 및상기제1 슬립신호에따라제어되는복수의제1 스위치셀들을포함하는제1 스위치블락을포함하는파워게이팅회로가제공된다.
Abstract translation: 根据本发明的一个实施例，提供了一种功率门控电路，其包括通过缓冲输入滑差信号产生第一滑差信号的第一链式缓冲器，通过缓冲第一滑差信号产生第二滑差信号的第二链式缓冲器 以及第一开关块，其包括根据第一滑移信号被控制的多个第一开关单元。
-
公开(公告)号：KR101332810B1
公开(公告)日：2013-11-27
申请号：KR1020110145014
申请日：2011-12-28
Applicant: 삼성전자주식회사
CPC classification number: A61B8/44 , A61B8/4433
Abstract: 프로브용 커넥터 및 이를 채용한 초음파 진단 장치가 개시된다. 개시된 프로브용 커넥터는 초음파 프로브에서 연장된 케이블의 끝단에 마련된 수커넥터와, 초음파 진단 장치의 본체에 마련된 암커넥터를 포함하며, 수커넥터는 하우징 내에 세워진 상태로 적층되어 배치되며 복수의 신호 핀들이 각각 마련된 복수의 제1 접속 PCB들을 포함하며, 암커넥터는 케이스 내부에 세워진 상태로 적층되며 수커넥터의 복수의 신호 핀들과 접촉하는 복수의 핀들이 각각 마련된 복수의 제2 접속 PCB들을 포함한다.
-
公开(公告)号：KR102237574B1
公开(公告)日：2021-04-07
申请号：KR1020150060403
申请日：2015-04-29
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 시스템-온-칩은파워스위치, 로직블록, 메모리장치, 및버퍼를포함한다. 파워스위치는제1 전원라인과가상전원라인사이에연결되고, 스위치제어신호에응답하여개폐된다. 로직블록은가상전원라인과접지라인사이에연결된다. 메모리장치는제2 전원라인과접지라인사이에연결된다. 버퍼는제2 전원라인과접지라인사이에연결되고, 슬립신호에기초하여스위치제어신호를생성한다.
-
公开(公告)号：KR1020130030096A
公开(公告)日：2013-03-26
申请号：KR1020110093638
申请日：2011-09-16
Applicant: 삼성전자주식회사
CPC classification number: H03K19/0016 , H03K19/00361 , Y10T307/461 , Y10T307/951
Abstract: PURPOSE: A power control circuit, a semiconductor device including the same, and an operating method thereof are provided to reduce noises by controlling a switching time difference of a power gating cell. CONSTITUTION: A plurality of first power gating cells(210) receive a mode conversion signal in parallel. At least one second power gating cell(220) is connected to one of the first power gating cells. A plurality of third power gating cells(230) are serially connected to a second power gating cell. A plurality of fourth power gating cells(240) are connected to the final third power gating cell in parallel. The mode conversion signal is transmitted to the fourth power gating cells via the first to third power gating cells. The first to fourth power gating cells switch power supply in response to the mode conversion signal.
Abstract translation: 目的：提供功率控制电路，包括该功率控制电路的半导体器件及其操作方法，以通过控制电源门控单元的切换时间差来减少噪声。 构成：多个第一电源门控单元（210）并行接收模式转换信号。 至少一个第二电源门控单元（220）连接到第一电源门控单元中的一个。 多个第三电源门控单元（230）串联连接到第二电源门控单元。 多个第四电源门控单元（240）并联连接到最终的第三电源门控单元。 模式转换信号经由第一至第三电源门控单元传输到第四电源门控单元。 第一至第四电源门控单元根据模式转换信号切换电源。
-
-
-
-
-
-
-
-
-
Search Results
18
records
(took 0.031 seconds)
