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公开(公告)号：KR100901321B1
公开(公告)日：2009-06-09
申请号：KR1020070059282
申请日：2007-06-18
Applicant: 한국과학기술원
IPC: H03K17/16
Abstract: 플립플롭 변환방법은 복수의 오리지널 플립플롭들 각각을 제1 내지 제4 비대칭 플립플롭들 중 확률적 누설에 기초하여 가장 적은 누설 특성을 나타내는 비대칭 플립플롭으로 대체하는 단계, 대체된 비대칭 플립플롭들을 포함하는 순차회로에서 타이밍 조건을 위반하는 비대칭 플립플롭을 찾기 위하여 경로(path) 그래프를 생성하는 단계, 생성된 경로 그래프에 대하여 타이밍 분석을 수행하는 단계, 분석된 타이밍에 기초하여 타이밍 조건을 위반하는 지연 경로의 여부를 판단하는 단계, 지연 경로가 있는 경우 상기 지연 경로상에서 상기 타이밍 조건을 위반하도록 유발하는 후보 비대칭 플립플롭을 발견하는 단계 및 후보 비대칭 플립플롭의 타이밍 특성을 계산하여 후보 비대칭 플립플롭을 오리지널 플립플롭과 제1 내지 제4 비대칭 플립플롭들과 제1 내지 제2 플립플롭들 중 더 나은 타이밍 특성을 나타내는 플립플롭으로 대체하는 단계를 포함한다.
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公开(公告)号：KR101020745B1
公开(公告)日：2011-03-09
申请号：KR1020090009430
申请日：2009-02-05
Applicant: 한국과학기술원
IPC: H01L21/027
Abstract: 칩의 성능 향상을 위하여 선택적으로 패터닝된 마스크 셋과 마스킹 마스크를 이용한 스트럭처드 ASIC의 레이어 리소그래피 방법이 개시된다. 스트럭처드 ASIC의 레이어를 웨이퍼에 리소그래피 하는데 사용하는 서로 다른 M(M은 2 이상의 자연수) 개의 마스크 셋을 제작한다. 미리 디자인된 스트럭처드 ASIC에 따라 마스크 셋들의 일부분을 웨이퍼에 리소그래피 하는데 사용하는 서로 다른 N(N은 M보다 작거나 같은 2 이상의 자연수) 개의 마스킹 마스크를 제작한다. N 개의 마스킹 마스크 중 제1 내지 제N 마스킹 마스크와 제1 내지 제N 마스킹 마스크에 대응하는, M 개의 마스크 셋에서 제1 내지 제N 마스크 셋을 제1 내지 제N 마스크 쌍으로 하고, 제1 마스크 쌍을 사용하여 제1 마스크 셋의 일부분을 웨이퍼에 선택적으로 리소그래피 한다. 제2 내지 제N 마스크 쌍을 사용하여 제2 내지 제N 마스크 셋의 일부분을 웨이퍼에 선택적으로 리소그래피 한다.
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公开(公告)号：KR1020100103195A
公开(公告)日：2010-09-27
申请号：KR1020090021678
申请日：2009-03-13
IPC: H03K17/687 , H03K19/0185 , H03K19/0948
CPC classification number: H03K19/0016 , H03K19/0013
Abstract: PURPOSE: A power gating circuit and an integrated circuit including the same are provided to reduce the length of wire with respect to a mode controlling signal by utilizing a virtual power voltage as the mode controlling signal. CONSTITUTION: A logic circuit(110) performs a pre-set logic operation. The logic circuit is connected between a first power rail(VDD) and a virtual power rail(VPR). A switching unit(120) selectively connects the virtual power rail with a second power rail(VSS). A retention flip-flop(130) receives the power of the virtual power rail as a controlling signal. The retention flip-flop selectively performs a flip-flop operation or a data retention operation.
Abstract translation: 目的：提供电源门控电路和包括其的集成电路，通过利用虚拟电源电压作为模式控制信号来减少相对于模式控制信号的电线长度。 构成：逻辑电路（110）执行预置逻辑运算。 逻辑电路连接在第一电源轨（VDD）和虚拟电源轨（VPR）之间。 开关单元（120）选择性地将虚拟电源轨与第二电力轨（VSS）连接。 保持触发器（130）作为控制信号接收虚拟电源轨的电力。 保持触发器选择性地执行触发器操作或数据保持操作。
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公开(公告)号：KR101612298B1
公开(公告)日：2016-04-14
申请号：KR1020090021678
申请日：2009-03-13
IPC: H03K17/687 , H03K19/0185 , H03K19/0948
CPC classification number: H03K19/0016 , H03K19/0013
Abstract: 감소된배선길이를가지는파워게이팅회로는로직회로, 스위칭소자및 리텐션플립-플롭을포함한다. 로직회로는 1 전원레일과가상전원레일사이에연결된다. 스위칭소자는모드제어신호에응답하여가상전원레일을제2 전원레일에선택적으로연결한다. 리텐션플립-플롭은가상전원레일의전압을제어신호로서수신하고, 가상전원레일의전압에응답하여플립-플롭동작또는데이터유지동작을선택적으로수행한다.
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Patent Agency Ranking
公开(公告)号：KR1020140050151A
公开(公告)日：2014-04-29
申请号：KR1020120115554
申请日：2012-10-17
CPC classification number: H01L21/67276 , G06F17/50 , H01L22/20
Abstract: The present invention relates to a modeling method which estimates delay time and output time of a gate when a body bias voltage is applied. A method of modeling the delay time or the output time of the gate according to the present invention includes a step of selecting a first gate among a plurality of gates; a step of determining the structure of the selected first gate; a step of generating the delay time ratio or the output time ratio of the selected first gate according to the determination result; and a step of calculating the delay time or the output time of a second gate when the body bias voltage is applied based on the delay time or the output time of the second gate among the generated delay time ratio or the output time ratio and the gates. [Reference numerals] (110) First delay time table; (120) Delay time ratio table; (130) Second delay time table
Abstract translation: 本发明涉及一种当施加人体偏置电压时估计门的延迟时间和输出时间的建模方法。 根据本发明的对门的延迟时间或输出时间建模的方法包括在多个门中选择第一门的步骤; 确定所选择的第一门的结构的步骤; 根据确定结果产生所选择的第一门的延迟时间比或输出时间比的步骤; 以及基于所生成的延迟时间比或输出时间比的延迟时间或第二栅极的输出时间来施加施加了体偏置电压时的第二栅极的延迟时间或输出时间的步骤， 。 （附图标记）（110）第一延迟时间表; （120）延迟时间比表; （130）第二延迟时间表
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公开(公告)号：KR1020080111209A
公开(公告)日：2008-12-23
申请号：KR1020070059282
申请日：2007-06-18
Applicant: 한국과학기술원
IPC: H03K17/16
CPC classification number: H03K3/3562 , G06F1/04 , H03K3/356165
Abstract: A method for transforming flip-flop is provided to satisfy timing condition by reducing a leakage current of a cycle circuit. A method for transforming flip-flop comprises the following steps: a step for replacing a plurality of original flip-flops with an asymmetry flip-flop showing the least leakage characteristic based on a stochastic leakage from among a first through a fourth asymmetry flip-flops; a step for producing a path graph to find the asymmetry flip-flop violated to a timing condition in a sequential circuit including replaced asymmetry flip-flops; a step for performing a timing analysis about a generated path graph(S620); a step for judging a path delay violating the timing condition based on a analyzed timing; a step for discovering a candidate asymmetry flip-flop inducing violation of the timing condition on the path delay; and a step for replacing the candidate asymmetry flip-flop with a flip-flop having a better timing characteristics.
Abstract translation: 提供了一种用于变换触发器的方法，以通过减少循环电路的漏电流来满足定时条件。 一种用于变换触发器的方法包括以下步骤：基于来自第一至第四不对称触发器的随机泄漏的具有最小泄漏特性的不对称触发器来替换多个原始触发器的步骤 ; 产生路径图的步骤，以找到违反到包括替换的不对称触发器的顺序电路中的定时条件的不对称触发器; 执行关于生成路径图的定时分析的步骤（S620）; 基于分析的定时来判断违反定时条件的路径延迟的步骤; 用于发现候选不对称触发器导致违反路径延迟上的定时条件的步骤; 以及用具有更好的定时特性的触发器替换候选不对称触发器的步骤。
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公开(公告)号：KR1020100090127A
公开(公告)日：2010-08-13
申请号：KR1020090009430
申请日：2009-02-05
Applicant: 한국과학기술원
IPC: H01L21/027
CPC classification number: G03F7/70433 , G03F1/70 , G03F7/705 , G03F7/70508 , H01L21/0274
Abstract: PURPOSE: A layer lithography method for a structured ASIC(Application Specific Integrated Circuit), a designing method, a selectively patterned mask set, and a masking mask are provided to reduce manufacturing costs by selecting and arranging a plurality of tiles according to the design property by using the selectively patterned mask and masking mask. CONSTITUTION: M mask sets are made for lithographing a layer of a structured ASIC(S10). N masking masks are made for lithographing the part of mask sets on a wafer according to the previously designed structured ASIC(S20). The part of the first mask set is selectively lithographed on a wafer by using the first mask pair(S40). The part of the second to N-th mask sets is selectively lithographed on the wafer by using the second to N-th mask pairs(S50).
Abstract translation: 目的：提供一种用于结构化ASIC（专用集成电路），设计方法，选择性图案化掩模组和掩模掩模的层光刻方法，以通过根据设计特性选择和布置多个瓦片来降低制造成本 通过使用选择性图案化的掩模和掩模掩模。 构成：M掩模组用于对结构化ASIC的层进行光刻（S10）。 根据先前设计的结构化ASIC（S20），制造N个掩模掩模，用于对晶片上的掩模组的一部分进行光刻。 通过使用第一掩模对在第一掩模组的部分选择性地在晶片上进行平版印刷（S40）。 通过使用第二至第N个掩模对，第二至第N个掩模组的部分被选择性地在晶片上平版印刷（S50）。
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公开(公告)号：KR100879509B1
公开(公告)日：2009-01-20
申请号：KR1020070030773
申请日：2007-03-29
Applicant: 한국과학기술원
IPC: H03K3/356
Abstract: 누설 전류를 감소시킬 수 있는 비대칭 플립플롭이 개시된다. 비대칭 플립플롭은 마스터 단 및 슬레이브 단을 포함한다. 마스터 단은 클럭 신호가 하이 레벨일 때, 입력 데이터를 래치한다. 슬레이브 단은 클럭 신호가 로우 레벨일 때, 마스터 단에 래치되어 있던 입력 데이터를 전달 받아 출력으로 제공한다. 마스터 단은, 입력 데이터 값에 따라 게이트 길이가 바이어스(gate-length bias)된 트랜지스터들을 선택적으로 구비하는 1군의 인버터들을 포함하고, 슬레이브 단은 상기 출력 값에 따라 게이트 길이가 바이어스된 트랜지스터들을 선택적으로 구비하는 제2 군의 인버터들을 포함한다.
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公开(公告)号：KR1020080088189A
公开(公告)日：2008-10-02
申请号：KR1020070030773
申请日：2007-03-29
Applicant: 한국과학기술원
IPC: H03K3/356
CPC classification number: H03K3/35625 , H03K3/0372 , H03K3/0375
Abstract: An asymmetric flip-flop for reducing a leakage current is provided to reduce a leakage current by selectively increasing a gate length of transistor as a leakage source based on an input signal, an output signal and a pulse signal. An asymmetric flip-flop for reducing a leakage current includes a master terminal(210), and a slave terminal(260). The master terminal latches input data when a clock signal is a first level. The slave terminal receives and outputs the input data latched to the master terminal when the clock signal is a second level. The master terminal includes a first group of inverters(220,230,240,250). The inverters selectively have transistors with a gate-length bias in response to the input data value. The slave terminal has a second group of inverters(270,280,290). The inverters selectively have transistors with a gate-length bias in response to the output value.
Abstract translation: 提供了用于减小漏电流的非对称触发器，以便通过基于输入信号，输出信号和脉冲信号选择性地增加作为泄漏源的晶体管的栅极长度来减小泄漏电流。 用于减小漏电流的非对称触发器包括主终端（210）和从终端（260）。 当时钟信号为第一级时，主机终端锁存输入数据。 当时钟信号为第二电平时，从机终端接收并输出锁存到主终端的输入数据。 主终端包括第一组逆变器（220,230,240,250）。 反相器选择性地具有响应于输入数据值的具有栅极长度偏置的晶体管。 从属终端具有第二组逆变器（270,280,290）。 反相器选择性地具有响应于输出值的具有栅极长度偏置的晶体管。
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