公开(公告)号：KR101087141B1

公开(公告)日：2011-11-25

申请号：KR1020080131603

申请日：2008-12-22

Applicant: 한국전자통신연구원

Inventor： 우종창 ,  김용구 ,  김상기 ,  박종문 ,  박건식 ,  구진근 ,  강진영

IPC: H01L21/3065 ,  H01L21/687

Abstract: 본 발명은 디척킹 능력을 증강시키고 디척킹 불량의 발생을 방지할 수 있는 플라즈마 처리 장치에서의 기판 디척킹 방법을 제공한다. 본 발명에 따른 기판 디척킹 방법은, 정전압의 척킹 전압에 의해 정전척 상에 유지된 기판에 대한 플라즈마 처리 완료후, 플라즈마 발생을 중단시키고, 상기 정전척에 제1 역전압을 인가하는 단계; 상기 정전척에의 상기 제1 역전압 인가를 중단시키는 중간 턴오프 단계; 상기 중간 턴오프 단계 후, 상기 정전척에 상기 제1 역전압보다 작은 크기의 제2 역전압을 인가하는 단계; 및 상기 정전척에의 상기 제2 역전압 인가를 중단시키고 상기 기판을 접지시키는 접지 단계;를 포함한다.
플라즈마 식각, 디척킹, 리프트 핀

公开(公告)号：KR101087139B1

公开(公告)日：2011-11-25

申请号：KR1020080129602

申请日：2008-12-18

Applicant: 한국전자통신연구원

Inventor： 김용구 ,  구진근 ,  김상기 ,  강진영

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 버퍼 영역과 필라 간의 오정렬을 막을 수 있고 공정수를 줄일 수 있는 수퍼 접합형 TDMOS 소자의 제조 방법에 관한 것이다. 본 발명의 TDMOS 소자 제조 방법은, 제1 도전형 기판상에 제1 도전형 층을 형성한 후 상기 제1 도전형 층을 관통하는 복수의 트렌치와 복수의 제1 도전형 필라를 형성하는 단계; 상기 제1 도전형 필라의 측면에 산화막을 형성하는 단계; 상기 제1 도전형 필라의 상면으로 제1 도전형 불순물을 이온주입하여 상기 제1 도전형 필라의 상부를 도핑하는 단계; 및 상기 제1 도전형 필라 측면의 산화막을 제거한 후 상기 트렌치를 매립하고 상기 제1 도전형 필라의 상면을 덮도록 제2 도전형 층을 형성함으로써, 상기 도핑된 제1 도전형 필라 상부로부터 불순물 확산에 의해 제1 도전형 버퍼 영역을 형성하는 단계를 포함한다.
TDMOS, VDMOS, 트렌치 게이트 DMOS, 수퍼 접합, super junction

公开(公告)号：KR1020110109498A

公开(公告)日：2011-10-06

申请号：KR1020100029265

申请日：2010-03-31

Applicant: 한국전자통신연구원 ,  주식회사 실리콘웍스

Inventor： 유성욱 ,  김용구 ,  오형석

IPC: H01L21/336

Abstract: 이중 확산 전계 효과 트랜지스터의 형성 방법이 제공된다. 이중 확산 전계 효과 트랜지스터의 형성 방법은 제1 도전형의 기판에 제공된 제1 도전형의 에피택셜층(Epitaxial Layer)에 제1 트렌치를 형성하는 것, 에피택셜층(Epitaxial Layer) 상부에 제1 트렌치의 측벽과 접하는 제2 도전형의 바디 영역들을 형성하는 것, 에피택셜층(Epitaxial Layer)을 더 식각하여서 제1 트렌치로부터 연장된 제2 트렌치를 형성하여 상기 바디 영역들을 분리하는 것, 제2 트렌치 및 에피택셜층(Epitaxial Layer) 상부 면에 게이트 절연막을 형성하는 것, 및 제2 트렌치 내부에 도전물질을 증착하여서 게이트를 형성하는 것을 포함한다.

公开(公告)号：KR1020120118265A

公开(公告)日：2012-10-26

申请号：KR1020110035737

申请日：2011-04-18

Applicant: 한국전자통신연구원 ,  주식회사 실리콘웍스

Inventor： 구진근 ,  유성욱 ,  김용구 ,  오형석

IPC: H01L27/10 ,  H01L29/72

Abstract: PURPOSE: A semiconductor device is provided to prevent break down due to high pressure bias by including a first epitaxial layer and a second epitaxial layer having different conductive type on a substrate. CONSTITUTION: A first epitaxial layer(102) and a second epitaxial layer(104) are successively laminated on a substrate. A first element comprises a first well. The first well contacts the first epitaxial layer and the second epitaxial layer in a first region. A second element comprises a second well which is separated from the first epitaxial layer. The substrate, the first epitaxial layer, the first well are doped to a first conductivity type. The second epitaxial layer is doped to a second conductive type which is opposed to the first conductivity type.

Abstract translation: 目的：提供半导体器件以通过在衬底上包括具有不同导电类型的第一外延层和第二外延层来防止由于高压偏压而导致的分解。 构成：将第一外延层（102）和第二外延层（104）依次层压在基板上。 第一元件包括第一孔。 第一阱在第一区域中接触第一外延层和第二外延层。 第二元件包括与第一外延层分离的第二阱。 衬底，第一外延层，第一阱被掺杂到第一导电类型。 第二外延层被掺杂到与第一导电类型相对的第二导电类型。

公开(公告)号：KR1020100073025A

公开(公告)日：2010-07-01

申请号：KR1020080131603

申请日：2008-12-22

Applicant: 한국전자통신연구원

Inventor： 우종창 ,  김용구 ,  김상기 ,  박종문 ,  박건식 ,  구진근 ,  강진영

IPC: H01L21/3065 ,  H01L21/687

CPC classification number: H01L21/6833

Abstract: PURPOSE: A substrate de-chucking method in a plasma processing device is provided to improve de-chucking capability and prevent sticking by effectively removing a remaining charge on a substrate surface according to the control of a de-chucking voltage. CONSTITUTION: A plasma generation is interrupted after completing a plasma processing about a substrate which is maintained on an electro-static chuck with the chucking voltage of electro-static voltage. A first reverse voltage is applied to the electrostatic chuck. A middle turn-off step which stops the first reverse voltage apply in the electrostatic chuck is executed. After the middle turn-off step, a second reverse voltage which is smaller than the first reverse voltage is applied to the electrostatic chuck. The second reverse voltage apply is interrupted in the electrostatic chuck and the substrate is grounded.

Abstract translation: 目的：提供一种等离子体处理装置中的基板去夹紧方法，以通过根据去夹紧电压的控制有效地去除基板表面上的剩余电荷来改善脱扣能力并防止粘附。 构成：在用静电电压的夹持电压完成对保持在静电卡盘上的基板的等离子体处理之后等离子体产生中断。 向静电吸盘施加第一反向电压。 执行停止施加在静电卡盘中的第一反向电压的中间关断步骤。 在中间断开步骤之后，将小于第一反向电压的第二反向电压施加到静电卡盘。 静电卡盘中的第二反向电压中断，基板接地。

公开(公告)号：KR1020100070868A

公开(公告)日：2010-06-28

申请号：KR1020080129602

申请日：2008-12-18

Applicant: 한국전자통신연구원

Inventor： 김용구 ,  구진근 ,  김상기 ,  강진영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/1045 ,  H01L29/66734 ,  H01L29/7813

Abstract: PURPOSE: A manufacturing method of a TDMOS(Trench gate Double diffused MOS) device is provided to simplify a process by reducing a number of masks and removing a photolithography work. CONSTITUTION: A first conductive type layer is formed on a first conductive type substrate(101). A plurality of trenches and a plurality of first conductivity type pillars(102) are formed by anisotropically etching the first conductive type layer. An oxide film(151) is formed in the side of the first conductive type pillar. The upper part(104a) of the first conductive type pillar is doped by ion-implanting the first conductive type impurity. A second conductive layer is formed in order to cover the upper side of the first conductive type pillar.

Abstract translation: 目的：提供TDMOS（沟槽门双扩散MOS）器件的制造方法，以通过减少多个掩模和去除光刻工作来简化工艺。 构成：在第一导电型基板（101）上形成第一导电型层。 通过各向异性蚀刻第一导电类型层来形成多个沟槽和多个第一导电型柱（102）。 在第一导电型支柱的侧面形成氧化膜（151）。 通过离子注入第一导电型杂质来掺杂第一导电型柱的上部（104a）。 形成第二导电层以覆盖第一导电型柱的上侧。