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公开(公告)号：KR1019950009071B1
公开(公告)日：1995-08-14
申请号：KR1019920025338
申请日：1992-12-24
Applicant: 한국전자통신연구원
IPC: G11C7/00
Abstract: The device reads/writes data in the memory through HiPi bus and improves the bus efficiency of usage time. The device includes a microprocessor(9), a HiPi bus(20), a data transfer controller(11) which generates control signals, an address arbiter(12) which executes address arbitration by control signal, an address buffer(13) which drives the address bus at the specified time of bus cycle, a data buffer(14) which drives the data bus at the specifeid time of write timing, an address response latch(15) which decides the address, a data response latch(16) which decides the data, a comparator(17) which compares the transfer number with the data receiving number, a data latch(18) and a parity checker(19).
Abstract translation: 该器件通过HiPi总线读取/写入存储器中的数据，并提高总线使用时间的效率。 该设备包括微处理器（9），HiPi总线（20），产生控制信号的数据传输控制器（11），通过控制信号执行地址仲裁的地址仲裁器（12），驱动 在总线周期的指定时间的地址总线，在写定时的特定时间驱动数据总线的数据缓冲器（14），决定地址的地址响应锁存器（15），数据响应锁存器（16） 决定数据，比较器（17），比较传输号码与数据接收号码，数据锁存器（18）和奇偶校验器（19）。
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Patent Agency Ranking
公开(公告)号：KR1019940016221A
公开(公告)日：1994-07-22
申请号：KR1019920025338
申请日：1992-12-24
Applicant: 한국전자통신연구원
IPC: G11C7/00
Abstract: 본 발명은 공유메모리 다중프로세서의 데이타 전송 버스로 사용되는 하이 파이 버스 (HiPi Bus)를 통하여 메모리에 데이타의 읽기 또는 쓰기액세스를 수행하도록 하는 데이타 전송 제어장치에 관한 것이고, 복수의 마이크로 프로세서와 복수의 메모리가 하이 파이 버스에 연결된 공유버스 다중프로세서의 시스템에 있어서, 마이크로 프로세서와 하이 파이 버스사이에 위치하여 마이크로 프로세서의 메모리 요구를 접수하여 읽기/쓰기버스 사이클을 발생하기 위하여 각종 제어신호를 발생하는 데이타 전송 제어기와, 이 제어기에서 신호를 받아 어드레스 버스의 중재를 수행하는 어드레스 중재기와, 어드레스와 제어정보를 저장하고 어드레스 사용허가를 받으면 버스사이클의 T2에서 어드레스 버스로 구동하는 어드레스 버퍼와, 데이타를 저장하고 쓰기버 사이클의 T3에서 데이타 버스를 구동하는 데이타 버퍼와, T3에서 어드레스 응답을 수신하여 T1에서 보낸 어드레스가 메모리에 잘 도착하였는지 판단하는 어드레스 응답 래치와, 쓰기사이클의 T4에서 데이타 응답을 수신하여 T2에서 보낸 데이타가 메모리에 잘 도착하였는지 판단하는 데이타 응답래치와, 읽기사이클에서 메모리에서 보낸 데이타가 자신이 받아야할 것인지를 알아내기 위하여 데이타의 수신번호와 읽기사이클을 수행한 전송기의 번호를 비교하는 비교기와, 그리고 읽기사이클에서 데이타를 버스로 부터 받는 데이타 래치 및, 에러를 체크하는 패리디 검사기를 연결구성한 것을 특징으로 하는 하이 파이 버스의 데이타 전송 제어장치이다.
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公开(公告)号：KR1019950010828B1
公开(公告)日：1995-09-23
申请号：KR1019930024327
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F9/00
Abstract: resetting a timer to be programmed; determining whether a clock inputted to the timer is a rising edge; if the rising edge, determining whether an address strobe signal for reading or writing first and second registers within the timer is "1"; if the signal is "1", decoding a given address signal by a process interface circuit; if the given address signal indicates the first register within the timer, determining whether a write and read request signal provided to the first register by the process interface circuit is "1"; if the signal is "1", after performing a write operation in byte unit in the first register by a byte enable signal corresponding to each of bytes of the first register, driving a write request completion signal to return to the step determining whether the clock is the rising edge; if the given address signal indicates the second register within the timer, determining whether the write and read request signal provided to the second register by the process interface circuit is "1"; if the signal is not "1", after performing a read operation in byte unit in the second register by a byte enable signal corresponding to each of bytes of the second register, driving a read request completion signal to return to the step determining whether the clock is the rising edge; and if not, driving only the write request completion signal to return to reset the timer.
Abstract translation: 复位要编程的定时器; 确定输入到定时器的时钟是否是上升沿; 如果上升沿，确定用于读或写定时器内的第一和第二寄存器的地址选通信号是否为“1”; 如果信号为“1”，则通过处理接口电路对给定地址信号进行解码; 如果给定地址信号指示定时器内的第一寄存器，则确定由处理接口电路提供给第一寄存器的写和读请求信号是否为“1”; 如果信号为“1”，则在通过与第一寄存器的每个字节相对应的字节使能信号在第一寄存器中以字节为单位执行写操作之后，驱动写请求完成信号返回到确定时钟 是上升的缘故 如果给定的地址信号指示定时器内的第二寄存器，则确定由处理接口电路提供给第二寄存器的写和读请求信号是否为“1”; 如果信号不是“1”，则在通过与第二寄存器的每个字节对应的字节使能信号在第二寄存器中以字节为单位执行读取操作之后，驱动读取请求完成信号以返回到步骤 时钟是上升的缘故; 如果不是，仅驱动写入请求完成信号返回以重置定时器。
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公开(公告)号：KR1019950015066A
公开(公告)日：1995-06-16
申请号：KR1019930024327
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F9/00
Abstract: 본 발명은 프로그램이 가능한 타이머에서 하드웨어 인터페이스를 통하여 프로그래밍을 지원하는 방법에 관한 것으로, 그 지원방법은, 타이머(3)를 리셋하여 초기화(단계 12)하고서 입력클럭의 상승에지를 판단하고(단계 13), 어드레스 스트로브 신호가 1인가를 판단하여(단계 14) 1이 아니면, 요구완료신호와 데이타 버스를 초기화 시키고(단계 15), 상기 어드레스 스트로브 신호가 1이면 어드레스 신호를 해독하여 상기 타이머내의 레지스터중 어디에도 해당되지 않으므로 무응답처리를 하고(단계16), 만약 상기 어드레스 신호가 레지스터(MCR)(4)를 가리키면 쓰기 및 읽기신호가 1인지를 판단하여(단계17) 1이 아니면, 상기 MCR(4)에서 읽기수행 및 읽기 요구완료시호를 구동하고 상기 상태(13)로 궤환되고 (단계 18), 상기 상기 및 읽기 요구신호가 1이면, 상기 MCR(4) 쓰기수행 및 쓰기요구 완료신호를 구동하며(단계 19), 또한 상기 어드레스 신호를 해독하여 CCR(8)을 가리키면 쓰기 및 읽기요구신호가 1인가를 판단하여 (단계 20) 1이 아니면 CCR(8)에서 읽기수행 및 읽기요구 완료신호를 구동하고 상기 상태(13)로 되게하고(단계 21), 상기 판단단계(20)에서 1이면 쓰기요구 완료신호를 구동하여 상기 상태(13)로 되는 단계(22) 구성으로 프로그램이 가능한 타이머에서 프로그래밍을 효과적으로 지원할 수 있다.
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