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公开(公告)号：KR1019940005778B1
公开(公告)日：1994-06-23
申请号：KR1019910025587
申请日：1991-12-31
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: The access arbitrating circuit includes a program device for generating combination signals, an AND gate, a first register synchronized with the output signal of the AND gate, a second register synchronized with a clock pulse, a comparator for comparing the output signals of the first and second registers, a first flip-flop synchronized with a delayed clock pulse, a second flip-flop for generating a signal enabling the comparator, an OR gate, and a third flip-flop synchronized with the delayed clock pulse, thereby improving the performance of a system.
Abstract translation: 访问仲裁电路包括用于产生组合信号的编程装置，与门，与AND门的输出信号同步的第一寄存器，与时钟脉冲同步的第二寄存器，比较器，用于比较第一和 第二寄存器，与延迟时钟脉冲同步的第一触发器，用于产生使能比较器的信号的第二触发器，或与延迟时钟脉冲同步的OR门和第三触发器，由此提高 一个系统。
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公开(公告)号：KR100160521B1
公开(公告)日：1998-12-15
申请号：KR1019900021872
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F3/12
Abstract: 본 발명은 주전산기의 프린터 관리 시스템에 관한 것으로, 입력된 마우스 명령어의 종류를 판단하여, 프린터 설치명령인 경우 설치명령어 절차를 설정하여 출력하고 아울러 이와 다른 명령인 경우 각 장치에 대응하는 기능을 수행토록 하는 프린터 설치수단과, 입력된 마우스 명령어의 종류를 판단하여 프린터 제거명령인 경우 제거 명령어 절차를 설정하여 출력하고 아울러 이와 다른 경우 제거명령어 절차를 설정하여 출력하고 아울러 이와 다른 명령인 경우 프린터 이름 설정과 프린터 열람 및 그룹 열람을 수행토록 하는 프린터제거수단과, 입력된 마우스 명령어의 종류를 판단하여 인쇄와 큐의 동작과 인쇄 작업제거와 상태점검 및 프린터상태를 출력하고 이와 다른 명령인 경우 프린터 이름설정, 열람, 그룹 열람 및 인쇄작업열람을 수행하는 프린� ��상태 제어수단과, 입력된 마우스명령어의 종류를 판단하여 데몬상태점검 명령인 경우에는 이에 대응하는 기능을 수행하고 이와 다른 명령인 경우에는 프린터 지정, 데몬 중지, 데몬 수행 및 데몬 재수행을 수행토록 하는 프린터 데몬제어수단 및, 입력된 마우스 명령어의 종류를 판단하여 호출명령인 경우에는 데몬, 디바이스 및 파일점검 기능을 수행하고 이와 다른 점검명령인 경우에는 데몬, 디바이스, 디렉토리 및 파일을 점검하는 기능을 수행하는 프린터사용 환경 점검수단을 포함하여 구성한다.
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Patent Agency Ranking
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公开(公告)号：KR1019940009103B1
公开(公告)日：1994-09-29
申请号：KR1019910024515
申请日：1991-12-26
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The stream mechanism servicing the stream process scheduling, the run-que list on the multiprocessor environment and the stream input/output system calls for either parallelization or serialization mode has the first step executing read/write/getmsg/pntmsg/ioctl in parallel;the second step executing open/close/ioctl in serial which can not be paralleled; the third step making the entry point unite to manage the scheduler; the fourth step improving system performance using plural demon scheduler; the fifth step executing the ready-to-run process in the run-que with awaking up the stream scheduler; the final step reducing the run-que table managing time by classifying each process by priority.
Abstract translation: 维护流程调度的流机制，多处理器环境中的运行列表和并行化或串行化模式的流输入/输出系统调用具有并行执行读/写/ getmsg / pntmsg / ioctl的第一步; 第二步串行执行打开/关闭/ ioctl不能并行; 使入口点统一管理调度器的第三步; 第四步使用多个恶魔调度程序提高系统性能; 第五步在唤醒流调度程序中执行run-que中的即时运行进程; 最后一步通过按优先级对每个进程进行分类来减少run-que表的管理时间。
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公开(公告)号：KR1019940006834B1
公开(公告)日：1994-07-28
申请号：KR1019910019574
申请日：1991-11-05
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The invention provides the diagnosis and recovery function for malfunctions on interrupts of the multiprocessor. The method comprises: a system control board; a first step synchronizing the system control board and the multiprocessor in order to handle the interrupt communication procedure; a second step recording the communication register information if the transmission error happens; a third step recovering the effective data from a receiver register; a fourth step outputting the diagnosis data.
Abstract translation: 本发明提供了用于多处理器中断故障的诊断和恢复功能。 该方法包括：系统控制板; 第一步是同步系统控制板和多处理器，以便处理中断通信过程; 如果传输错误发生，则记录通信寄存器信息的第二步骤; 从接收器寄存器恢复有效数据的第三步骤; 输出诊断数据的第四步骤。
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公开(公告)号：KR1019920010969B1
公开(公告)日：1992-12-26
申请号：KR1019900021855
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: The circuit optimally shares one cache memory to improve the efficiency of the cache memory when a snooper and a CPU simultaneously use the memory. The circuit includes an approach controller of processor (11) for interfacing the data needed to approach a CPU cache (4) or a CPU (1), an approach controller of snooper (12), a memory controller of cache data (13) for controlling the data state of a cache memory (6) according to the control signals from the two approach controllers (11,12), and a cache controller (3) composed of the 1st cue (Fc;14) and the 2nd cue (Fs;15).
Abstract translation: 当窥探者和CPU同时使用存储器时，电路最佳地共享一个高速缓冲存储器以提高高速缓冲存储器的效率。 该电路包括处理器（11）的接近控制器，用于将接近CPU高速缓存（4）或CPU（1）所需的数据，窥探者（12）的接近控制器，高速缓存数据（13）的存储器控制器 根据来自两个进场控制器（11,12）的控制信号，控制高速缓冲存储器（6）的数据状态，以及由第一提示（Fc; 14）和第二提示（Fs）组成的高速缓存控制器（3） ; 15）。
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