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Patent Agency Ranking
公开(公告)号：KR1019940009832B1
公开(公告)日：1994-10-17
申请号：KR1019920006002
申请日：1992-04-10
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: The local processor access to the dual port memory is delayed in which the dual port memory is connected to the system bus and the said local processor. The speed-up circuit has the dual port requesting means (304) generating the requesting signal to the dual port RAM; the speed-up setting means requesting the speed-up signal; the clear requesting means (306) providing the clear requesting signal; the local dual port requesting means (307) generating the requesting signal to the dual port memory (313) for the local processor (302); the delay means (308) providing the delay signal to avoid the data collision; the buffer control means (310) controls the local processor speed to give the DMAC high priority; the data address buffer (311,312,315,316) buffering the transferred data from the dual port memory (313) and the address data signals.
Abstract translation: 双端口存储器的本地处理器访问被延迟，其中双端口存储器连接到系统总线和所述本地处理器。 加速电路具有双端口请求装置（304）向双端口RAM产生请求信号; 加速设定装置请求加速信号; 清除请求装置（306）提供清除请求信号; 本地双端口请求装置（307）向本地处理器（302）的双端口存储器（313）生成请求信号; 延迟装置（308）提供延迟信号以避免数据冲突; 缓冲器控制装置（310）控制本地处理器速度以给予DMAC高优先级; 数据地址缓冲器（311,312,315,316）缓冲来自双端口存储器（313）的传送数据和地址数据信号。
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公开(公告)号：KR1019930022220A
公开(公告)日：1993-11-23
申请号：KR1019920006118
申请日：1992-04-13
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 병렬 프로세서를 사용한 컴퓨터 시스템의 인터페이스 장치에 관한 것으로서, 구체적으로는 망사구조의 MIMD(multiple instruction multiple data)형 병렬 프로세서와 이를 사용하는 호스트 컴퓨터(host computer)사이의 데이타 전송을 실시간으로 제어하기 위한 인터페이스 장치에 관한 것으로 호스트 컴퓨터(1)와, 망사구조를 갖는 MIMD형 병렬 프로세서(2)와, 이 병렬 프로세서의 각 프로세싱 엘리먼트에서 처리하기 위한 데이타를 격납하는 듀얼포트 메모리(37)를 구비하여 상기 호스트 컴퓨터(1)와 병렬 프로세서(2) 사이의 데이타 전송을 관리하는 컴퓨터 인터페이스 장치에 있어서, 상기 프로세싱 엘리먼트에서 제공되는 데이타 입력준비 신호(IR-RD)를 입력하여 순차적 카운트업 신호와 어드레스 발생용 신호를 출력하는 카운터(31)와, 상기 어드레스 발생용 신 호를 받아 각 프로세싱 엘리먼트에 상응하는 데이타를 지정하는 어드레스를 순차적으로 출력하는 어드레스 발생 수단과, 상기 호스트 컴퓨터(1)에서 제공되는 최근 전송 데이타의 어드레스와 상기 어드레스 발생수단에서 제공되는 어드레스 중 현대 데이타 인출용 어드레스를 비교하여 상기 메모리(37)에 데이타 저장되었는가를 판단하는 신호를 출력하는 비교수단(36)과, 상기 비교수단(36)의 출력신호에 의해 각 프로세싱 엘리먼트에 데이타 준비신호(IRS)를 차례로 제공하는 플래그 발생수단(32)을 포함하는 것이다.
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公开(公告)号：KR1019950008395B1
公开(公告)日：1995-07-28
申请号：KR1019920006118
申请日：1992-04-13
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The interface equipment controls data transmission between MIMD (Multiple Instruction Multiple data) type parallel processor and host computer in real-time. This interface using RAM is applicable to time division multiplexing method. The interface equipment consists of host computer(1), counter(31), flag generator(32), address register(33), three state buffer(34), increment circuit(35), comparison block(36) and dual port RAM(37). Each element is connected by address bus and data bus.
Abstract translation: 接口设备实时控制MIMD（多指令多数据）型并行处理器和主机之间的数据传输。 这种使用RAM的接口适用于时分复用方法。 接口设备由主机（1），计数器（31），标志发生器（32），地址寄存器（33），三态缓冲器（34），增量电路（35），比较块（36）和双端口RAM （37）。 每个元件通过地址总线和数据总线连接。
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公开(公告)号：KR1019930022213A
公开(公告)日：1993-11-23
申请号：KR1019920006002
申请日：1992-04-10
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: 본 발명은 신경망(neural network)인 병렬 프로세서(parellel processor)의 실시간 데이타 처리방법에 관한 것으로, 호스트 컴퓨터에서 병렬 프로세서(fine granin형 PE를 갖는 MIMD 프로세서)의 메모리에 베이스 어드레스를 보내도 PE는 상대 어드레스만 보내어 베이스 어드레스의 크기(k)에 대해서 2
k 배로 각 PE의 메모리를 확장(2
k 개의 메모리모듈)하여 사용하는 모듈러 메모리를 구성하고, 신경망의 응용 프로그램을 위한 데이타를 프로그램별로 분리하여 각 메모리모듈에 한번에 다운로딩한다. 이러한 구성에 동작신호를 보낼때 필요한 데이타가 있는 메모리모듈을 지정(베이스 어드레스의 지정)하여 해당 프로그램을 위한 메모리모듈을 사용하고, 새로운 프로그램의 다운로딩때는 이에 필요한 모듈을 새롭게 지정하는 방법을 이용하여 실시간 데이타처리가 되도록 하는 것이 특징이다.
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