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公开(公告)号：KR100240652B1
公开(公告)日：2000-01-15
申请号：KR1019960063140
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H05K1/02
Abstract: 최근 중앙처리 장치의 클럭주파수가 150~200MHz로 상승하고, 인쇄회로 기판상에서 신호선의 배선 길이가 길어짐에 따라 인쇄회로 기판 설계자가 설계 초기 단계부터 타이밍 문제를 고려하지 않으면 보드의 오동작이 일어나는 단점이 있다.
따라서, 본 발명은 상기의 단점을 해결하기 위해 GTL+ 인터페이스 로직의 7개 소자간의 신호 전송 시간을 계산하여 소자의 배치를 수행하고, 소자 간의 최대 배선 길이를 정확하게 규정 함으로써, 소자간의 타이밍으로 인한 오동작 문제를 사전에 방지할 수 있는 인터페이스 로직의 타이밍을 고려한 인쇄회로 기판 배선 방법에 관해 개시된다.-
公开(公告)号：KR100176087B1
公开(公告)日：1999-05-15
申请号：KR1019950042599
申请日：1995-11-21
Applicant: 한국전자통신연구원
IPC: G06F13/10
Abstract: 본 발명은 시스템 제어기의 프로세서 데이타 처리회로에 관한 것으로서, 64데이타 비트를 갖는 펜티움 프로세서와 8비트, 16비트, 32비트, 64비트의 입출력 포트들과의 인터페이스 회로에 관한 것이다.
본 발명은 프로세서의 제어에 따라 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이터 버퍼(41)와, 입출력 포트 인에이블 로직의 인에이블 신호가 가해질 때 스왑 로직부(45)에서 전송된 쓰기 데이타를 임시 저장한 후, 외부로부터 클록신호가 발생하고 프로세서에서 쓰기 신호가 발생되면 상기 데이타 버퍼(41)에 그 쓰기 데이타를 전송하는 쓰기 임시 버퍼(43)와, 상기 클록신호가 발생하고 프로세서에서 읽기 신호와 데이타 엑세스 신호가 발생되면 상기 데이타 버퍼(41)에 저장된 읽기 데이타를 임시 저장한 후, 상기 인에이블신호가 가해질 때 스왑 로직부(45)에 그 읽기 데이타를 전송하는 읽기 임시 버퍼(44)와, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(45)를 제� �하는 스왑 제어부(42)와, 상기 스왑 제어부(42)에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타를 그에 상응한 포트로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부(45)로 구성된다.-
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公开(公告)号：KR1019980044983A
公开(公告)日：1998-09-15
申请号：KR1019960063140
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H05K1/02
Abstract: 최근 중앙처리 장치의 클럭주파수가 150~200MHz로 상승하고, 인쇄회로 기판 상에서 신호선의 배선 길이가 길어짐에 따라 인쇄회로 기판 설계자가 설계 초기 단계 부터 타이밍 문제를 고려하지 않으면 보드의 오동작이 일어나는 단점이 있다.
따라서, 본 발명은 상기의 단점을 해결하기 위해 GTL+ 인터페이스 로직의 7개 소자간의 신호 전송 시간을 계산하여 소자의 배치를 수행하고, 소자 간의 최대 배선 길이를 정확하게 규정 함으로써, 소자간의 타이밍으로 인한 오동작 문제를 사전에 방지할 수 있는 인터페이스 로직의 타이밍을 고려한 인쇄회로 기판 배선 방법에 관해 개시된다.-
公开(公告)号：KR1019980030136A
公开(公告)日：1998-07-25
申请号：KR1019960049510
申请日：1996-10-29
Applicant: 한국전자통신연구원
IPC: H05K3/42
Abstract: 고집적도의 게이트 어레이(gate array)를 지원하는 표면실장형 패키지의 각 리드와 접속되는 핀 패드는 인쇄 회로 기판의 표면에 구성되어 있으며, 따라서 하부 기판과의 접속을 위한 신호선 배선에는 많은 어려움과 시간이 소요되며 미배선율도 증가하게 된다. 이러한 문제점을 해결하기 위한 본 발명의 인쇄회로 기판은 표면실장형 패키지의 각 리드와 접속하는 다수의 핀 패드가 구성되며, 각 핀 패드에는 신호선을 각각 연결 접속하였으며, 신호선의 또다른 단부에는 기판을 관통하는 스루 홀을 각각 형성하였다. 스루 홀과 인접하는 스루 홀과는 2 내지 3개의 신호선이 형성될 수 있는 간격을 유지하는 것이 바람직하다.
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Patent Agency Ranking
公开(公告)号：KR1019990038693A
公开(公告)日：1999-06-05
申请号：KR1019970058521
申请日：1997-11-06
Applicant: 한국전자통신연구원
IPC: H05K13/04
Abstract: 본 발명은 병렬 컴퓨터 시스템(parallel computer system)의 특정 인쇄회로 기판에 장착되는 열 소자의 측정 방법에 관한 것으로, 인쇄회로 기판에 부품을 안정적으로 배치하기 위해 열이 많이 발생하는 소자를 미리 전원이 공급된 기구 장치의 소켓에 삽입하여 열 계측기로 실제 소자의 열을 측정하는 인쇄회로 기판의 열 소자 측정 방법에 관한 것이다.
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公开(公告)号：KR100176074B1
公开(公告)日：1999-04-01
申请号：KR1019960021000
申请日：1996-06-12
Applicant: 한국전자통신연구원
IPC: G01R31/28
Abstract: 본 발명은 실제 제작된 인쇄회로기판의 전체 보드를 검사하기 전에 특정 신호배선의 전기적 특성을 검사할 수 있도록 함으로써, 인쇄회로기판 배선의 임피던스 및 신호배선의 전기적 특성에 영향을 주는 반사, 신호선과 신호선에 영향을 주는 누화 정보를 사전에 측정 처리할 수 있도록 한 인쇄회로기판 배선의 신호특성 검사를 위한 측정회로 및 그를 이용한 신호 측정 방법에 관한 것이다.
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公开(公告)号：KR1019970029094A
公开(公告)日：1997-06-26
申请号：KR1019950042599
申请日：1995-11-21
Applicant: 한국전자통신연구원
IPC: G06F13/10
Abstract: 본 발명은 시스템 제어기의 프로세서 데이타 처리회로에 관한 것으로서, 64데이타 비트를 갖는 펜티움 프로세서와 8비트, 16비트, 32비트, 64비트의 입출력 포트들과의 인터페이스 회로에 관한 것이다.
본 발명은 프로세서를 통해 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이타 버퍼와, 프로세서에 의한 데이타 쓰기 동작시 데이타 버퍼에 저장된 쓰기 데이타를 일정 클록(clock)동안에 임시 저장하는 쓰기 임시 버퍼와, 프로세서에 의한 데이타 읽기 동작시 데이타 버퍼에 저장된 읽기 데이타를 일정 클록(clock)동안에 임시 저장하는 읽기 임시 버퍼와, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 쓰기 임시 버퍼 또는 읽기 임시 버퍼와 스왑 로직부를 제어하는 스왑 제어부와, 스왑 제어부에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타를 그에 상응한 포트로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부로 구성된 것이다.-
公开(公告)号：KR1019960009665B1
公开(公告)日：1996-07-23
申请号：KR1019930029084
申请日：1993-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: a signal converter(8) for generating firsttr* and scndtr* signals which indicate a number of transmissions if a data is larger than port sizes or does not aligned to a port size width when accessing to 4 byte or 2 byte port communication controller; a state controller(9) for controlling transmitting time using dtack*, berr*, vmbreq*, and vmbgr* signals; a decoder for generating a transmission ending signal(ldtack*) and an error signal(lberr*) using Tout[3:0 (transmitting starting time control signal), vmiack*, be*[7:0 , and r/w signals, and driving buffer in a certain direction; and buffers for data transmission.
Abstract translation: 信号转换器（8），用于在访问4字节或2字节端口通信控制器时产生指示传输数量如果数据大于端口大小或不与端口大小宽度对齐的第一传输和/或传输信号; 用于使用dtack *，berr *，vmbreq *和vmbgr *信号控制发送时间的状态控制器（9） 使用Tout [3：0（发送开始时间控制信号），vmiack *，be * [7：0和r / w信号]生成发送结束信号（ldtack *）和错误信号（lberr *）的解码器， 和行驶缓冲区在一定方向; 和缓冲区用于数据传输。
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公开(公告)号：KR1019950022341A
公开(公告)日：1995-07-28
申请号：KR1019930029084
申请日：1993-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: 본 발명은 하드웨어를 이용한 데이타 다중전송 싸이클의 구현장치에 관한 것으로서, 종래에 제어기의 포트싸이즈보다 큰 데이타의 읽기와 쓰기 싸이클이 발생하면 소프트웨어적으로 두번 읽기와 쓰기 싸이클이 필요하므로 버스사용권을 양도하였다가 새로 허용받는데 걸리는 시간으로 인한 성능저하의 문제점을 해결하기 위하여 본 발명은 VME64 버스의 데이타 버스 폭보다 적은 제어기의 사용시 소프트웨어직으로 두번 전송하므로서 발생하는 성능저하를 하드웨어적인 방법으로 크게 개선하고, 프로그래머의 프로그램 코딩을 용이하게 함으로써 상기 불필요한 시간을 줄이고, 데이타를 연속으로 전송할 수 있으므로 성능을 크게 향상시킬 수 있다.
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