Abstract:
본 발명은 데이타 배열위치가 상이한 두 버스 사이의 마스터측 전송제어장치에 관한 것으로서, 프로세서에서 구동된 제어신호들을 버스의 사용권을 얻기 전에 VME64 버스용 제어신호로 미리 변환하기 위한 신호변환기(13)와, 상기 변환된 제어신호들을 이용하여 적당한 시점에 적당한 위치의 버퍼를 적당한 방향으로 선택적으로 구동하는 제어신호를 발생하는 전송제어기(14)와, 전송제어기에서 발생한 제어신호를 이용하여 데이타를 데이타 버스에 직접 구동하기 위한 양방향 데이타 버퍼(8, 9, 10)와, VME64 버스(17)에 있는 특정자원을 지정하여 억세스하기 위한 어드레스 버퍼(11)로 구성되고, 프로세서 제어신호를 VME64 버스쪽의 제어신호들로 변환하기 위한 제2 디코더(20)와, 데이타 전송을 위한 신호들의 타이밍을 VME64 버스규격에 맞추면서 제어신호의 변 시간으로 지연이 발생하지 않게하고, 시간차 구동을 실현하기 위한 전송시점제어기(18) 및 제1디코더(19)와, 상기 버퍼구동신호를 발생하기 위한 제3 디코더(21)와, 전송완료 신호를 구동하여 통신제어기(7)에서 보내온 안정된 데이타를 시스템 제어기의 프로세서가 받도록 하기 위한 전송완료 지연로직(22)으로 구성되어 인텔계열의 프로세서를 사용하는 시스템으로서 로우컬버스와 VME64 버스 사이의 데이타 전송 프로토콜의 차이를 극복하고, 정확한 데이타 전송을 실현할 수 있다.
Abstract:
a signal converter(8) for generating firsttr* and scndtr* signals which indicate a number of transmissions if a data is larger than port sizes or does not aligned to a port size width when accessing to 4 byte or 2 byte port communication controller; a state controller(9) for controlling transmitting time using dtack*, berr*, vmbreq*, and vmbgr* signals; a decoder for generating a transmission ending signal(ldtack*) and an error signal(lberr*) using Tout[3:0 (transmitting starting time control signal), vmiack*, be*[7:0 , and r/w signals, and driving buffer in a certain direction; and buffers for data transmission.
Abstract:
The controller includes a data transmission path consisting of bidirectional data buffers(8,9,10) and address buffer(11), and address counters(12,13) and counter address buffers(14,15), a third decoder(28) for generating signals for controlling the buffers, and a second decoder(23) for generating signals for controlling the effective time point of data reading and writing, determining the driving point of the bidirectional data buffers(14,15), latching the initial address, increasing the address, driving clock input of counters(24,26), and driving buffers(25,27) of the address counters(24,26) when an address driving is required.
Abstract:
The transmission controller includes a second decoder(20) for converting a processor control signal into a control signal of VME64 bus side, a transmission time point controller(18) and first decoder(19) for performing time difference driving, a third decoder(21) for generating a buffer driving signal to selectively latch-enable buffers(8,9,10), and a transmission completion delay(22) for driving a transmission completion signal when a predetermined period of time passes after transmission data is latched by the buffers(8,9,10), to allow the processor of a system controller(5) to receive stable data transmitted from a communication controller(7).
Abstract:
본 발명은 하드웨어를 이용한 데이타 다중전송 싸이클의 구현장치에 관한 것으로서, 종래에 제어기의 포트싸이즈보다 큰 데이타의 읽기와 쓰기 싸이클이 발생하면 소프트웨어적으로 두번 읽기와 쓰기 싸이클이 필요하므로 버스사용권을 양도하였다가 새로 허용받는데 걸리는 시간으로 인한 성능저하의 문제점을 해결하기 위하여 본 발명은 VME64 버스의 데이타 버스 폭보다 적은 제어기의 사용시 소프트웨어직으로 두번 전송하므로서 발생하는 성능저하를 하드웨어적인 방법으로 크게 개선하고, 프로그래머의 프로그램 코딩을 용이하게 함으로써 상기 불필요한 시간을 줄이고, 데이타를 연속으로 전송할 수 있으므로 성능을 크게 향상시킬 수 있다.
Abstract:
PURPOSE: A resource allocation method of an E-node B and an apparatus thereof in a multiple user MIMO-OFDMA system is provided to increase transmission efficiency by properly allocating a resource in a channel environment. CONSTITUTION: An E-node B allocates UEs(User Equipments) to each sub carrier in one or more types(400). The E-node B calculates transmission power based on information related to a space path(402). The E-node B stores sum of data rate if the calculated transmission power is the maximum transmission power(406). The E-node B selects total sum in a resource assignment algorithm(409).
Abstract:
본 발명은 인털계열의 프로세서(팬티움)을 사용하는 시스템으로서 프로세서 버스와 VME64버스 사이의 데이타 전송 프로토콜의 차이를 극복하고, 64비트 블록 데이타 전송을 실현하기 위한 데이타 전송 배열위치가 상이한 두 버스사이의 64비트 블록전송 제어장치에 관한 것으로, 종래에 모토롤라 계열프로세서를 사용하는 버스 인터페이스로직에 비해 복잡한 로직에 의한 지연시간 증가로 성능저하의 문제점을 해결하기 위하여, 본 발명은 인털계열 프로세서(팬티움)를 VME64버스에 인터페이스시 제어신호의 비호환성과 데이타 포맷등의 불일치로 인하여 발생되는 변환로직의 복잡성과 이로인한 지연시간의 증가등과 같은 문제점을 VME64버스가 제어신호의 호환성이 있는 모토롤라 계열의 프로세서에 의해서 구동되었을 때와 같이 복잡하지 않는 약간의 로 을 추가하고, 또한 초기전송을 제외하고 가능한한 통신제어기의 제어신호를 이용하여 제어하므로서 적은 지연시간을 가지고 동작할 수 있는 VME64버스의 슬레이브 인터페이스를 설계함으로써 인터페이스 로직에 의해서 영향을 받지않고, 64비트 블록전송의 성능 향상을 할 수 있다.