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公开(公告)号：KR1020090026467A
公开(公告)日：2009-03-13
申请号：KR1020070091457
申请日：2007-09-10
Applicant: 한국전자통신연구원 , 성균관대학교산학협력단
IPC: H04N19/176 , H04N19/132
CPC classification number: H04N19/99 , H04N19/176 , H04N19/30 , H04N19/436
Abstract: A fractal scalable video coding system using a multi-processor and an image signal processing method of that are provided to decode and encode video signal by decoding a multi-processor into frame ratio different from each other according to a priority. A fractal decoder(140) receives the video signal corresponding to one screen. One screen has the single frame rate and single resolution. The fractal decoder divides one screen into a plurality of domain frames. A display part(150) reproduces the decoded video signal which is provided from the fractal decoder. The fractal decoder comprises a plurality of processor(141-144). Each processor divides video data corresponding to one screen according to the significance. The divided each domain frame is processed in parallel by a plurality of frame rates.
Abstract translation: 提供了一种使用多处理器和图像信号处理方法的分形可分级视频编码系统，其通过根据优先级将多处理器解码为帧比来彼此不同而对视频信号进行解码和编码。 分形解码器（140）接收对应于一个屏幕的视频信号。 一个屏幕具有单帧速率和单分辨率。 分形解码器将一个屏幕分成多个域帧。 显示部分（150）再现从分形解码器提供的解码视频信号。 分形解码器包括多个处理器（141-144）。 每个处理器根据显着性划分与一个屏幕相对应的视频数据。 划分的每个域帧由多个帧速率并行处理。
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公开(公告)号：KR100968808B1
公开(公告)日：2010-07-08
申请号：KR1020080066007
申请日：2008-07-08
Applicant: 한국전자통신연구원 , 주식회사 씬멀티미디어
Abstract: 본 발명에 따른 가변길이부호 디코딩 시스템의 디코딩 방법은, 픽쳐 그룹으로부터 프레임을 추출하는 단계, 추출된 프레임을 디코딩하는데 필요한 테이블 정보를 에스램에 로딩하는 단계, 및 상기 로딩된 테이블 정보를 이용하여 상기 추출된 프레임을 디코딩하는 단계를 포함한다.
프레임,가변길이부호,에스램-
公开(公告)号：KR100306745B1
公开(公告)日：2002-05-18
申请号：KR1019980048235
申请日：1998-11-11
Applicant: 한국전자통신연구원
IPC: H04N19/42 , H04N19/625
Abstract: 본 발명은 RAC을 사용하는 하프-밴드 서브밴드 DCT/IDCT 회로에 관한 것으로 특히, 저전송율 영상신호용 8x8 DCT/IDCT 장치 및 그 방법을 제공하기 위한 것이다. 본 발명은, 입력 및 전치메모리의 출력을 순차병렬 변환기로 선택적으로 공급해 주는 하나의 멀티플랙서, 8개의 레지스터로 이루어지는 순차병렬 변환기, 3개의 RAC로 구성되는 분산 산술연산 장치, 각각 4개의 레지스터로 이루어지는 레지스터 뱅크 A 및 B, 레지스터 뱅크 A 및 B와 가/감산기로 이루어지는 버터플라이, 버터플라이의 출력을 입력받아 순차병렬 변환기 입력단의 멀티플렉서 및 출력측으로 공급해 주는 전치메모리로 구성되고, 상기 순차병렬 변환된 데이타를 RAC에서 입력받아 행 단위로 매트릭스-벡터 멀티플리케이션을 수행하되, 4-포인트 순방향 DCT처리시에는 하나의 RAC에서, 8-포인트 IDCT 처리시에는 상기 하나의 RAC과는 다른 두개의 RAC에서 각기 4-포인트씩 데이타를 나누어 매트릭스-벡터 멀티플리케이션을 수행하여 그 결과는 레지스터� ��크_A와, 레지스터 뱅크_B에 차례로 저장하는 것을 특징으로 한다.
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公开(公告)号：KR100194578B1
公开(公告)日：1999-06-15
申请号：KR1019960061528
申请日：1996-12-04
Applicant: 한국전자통신연구원
IPC: H03K23/00
Abstract: 본 발명은 디지털 회로로 구성된 2.5 분주장치에 관한 것이다. 그 목적은 카운터 및 간단한 디지털 논리소자를 사용하여 2.5 분주장치를 집적회로 내에 구현하는 데에 있다. 그 구성은 클럭을 입력받아 카운팅을 수행하는 카운팅 수단과, 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 카운팅 수단을 리셋하는 리셋수단과, 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생성하는 제1클럭생성 수단과, 제1클럭을 입력클럭의 1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단 및 제1클럭과 제2클럭을 입력받아 2.5 분주된 클럭을 출력하는 출력수단으로 되어 있다.
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Patent Agency Ranking
公开(公告)号：KR1019990039432A
公开(公告)日：1999-06-05
申请号：KR1019970059537
申请日：1997-11-12
Applicant: 한국전자통신연구원
IPC: H04N19/93
Abstract: 본 발명은 영상 데이터의 전송시 압축된 영상 데이터를 런 길이를 이용하여 데이터 스트림을 생성하는 런 길이 복호화 장치에 관한 것으로서, 데이터가 있는 구간과, 데이터가 없는 구간을 교번적으로 보내도록 갭 클럭을 발생시키는 갭 클럭 발생기가 런 길이 복호화부에 더 구성된 영상 데이터 런 길이 복호화 장치를 제공함으로써, 역이산여현 변환부에서 2차원의 영상 데이터 처리를 하는 동안 데이터가 입력되지 않으므로, 메모리가 필요 없고, 복호화 장치의 게이트수를 감소시킬 수 있고, 속도 특성을 개선하여 빠른 속도가 요구되는 시스템을 구현할 수 있는 효과가 있다.
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公开(公告)号：KR1019990033537A
公开(公告)日：1999-05-15
申请号：KR1019970054912
申请日：1997-10-24
Applicant: 한국전자통신연구원
IPC: H04N19/423
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 영상 부호화 및 복호화 시스템에서의 메모리 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 하나의 버퍼로 입력 영상 데이터를 지그재그 데이터로 변환하는 기능과 역이산여현변환시 영상 데이터 스트림을 유지하기 위한 기능 및 역지그재그 기능을 수행하는 영상 부호화 및 복호화 시스템에서의 효율적인 메모리 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 영상 상기 버퍼 및 지그재그 메모리 수단을 제어하는 제어 수단; 입력된 부호화 데이터 및 복호화 데이터중 하나를 선택 출력하는 제1 다중화 수단; 입력된 영상 데이터를 입력받아 상기 제어 수단으로부터 입력된 쓰기인에이블신호에 의해 기록하고, 제어하는 메모리 수단; 입력된 어드레스제어신호에 따라 어드레스를 발생시키는 어드레스 발생 수단; 및 다수의 어드레스를 입력받아 이중 하나를 입력된 선택제어신호에 따라 선택 출력하는 제2 다중화 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 영상 부호화 및 복호화 시스템에 이용됨.-
公开(公告)号：KR1019990024516A
公开(公告)日：1999-04-06
申请号：KR1019970045656
申请日：1997-09-03
Applicant: 한국전자통신연구원
IPC: G06F19/00
Abstract: 이산여현변환(DCT:discrete cosine transform)은 영상신호를 공간영역의 정보에서 주파수 영역의 정보로 변환시키거나 반대로 주파수 영역의 정보를 공간영역의 정보로 변환시켜, 영상신호의 압축과 복원처리와 같은 응용분야에 많이 사용되는 기술이다. 이산여현변환(DCT)은 많은 계산량이 요구되기 때문에 고속으로 동작할 수 있어야 하고, 또한 휴대용 기기와 같은 분야에 사용하기 위해서는 전력소비가 적어야 하므로 반도체 칩으로 구현시 실리콘 면적의 절감을 기할 수 있는 구조를 필요로 한다.
따라서, 본 발명은 행렬치환용 전치메모리(transposition memory)와 하나의 일차원(1-dimensional) 이산여현변환 장치를 사용하여, 영상신호의 압축과 복원처리에 사용되는 이차원(2-dimensional) 이산여현변환기를 구현하는 방법에 관한 것이다.
본 발명에서 제안한 방법을 이용하면 반도체 회로 구현시 기존의 방법에 비해 회로 규모를 축소할 수 있기 때문에 실리콘 비용을 감소시키고, 구성 회로의 처리 지연시간을 줄임으로써 이차원 이산여현변환 장치의 성능을 향상시키는 효과를 얻을 수 있다.-
公开(公告)号：KR100155516B1
公开(公告)日：1998-12-15
申请号：KR1019950034132
申请日：1995-10-05
IPC: H03M13/00
Abstract: 구속장이 K인 비터기 복호기의 설계시에, 그 부품으로 상태 메트릭 연산 블럭이 사용된다.
구속장이 K일때, 2
K-1 개의 상태 메트릭이 존재하는데, 상태 메트릭 연산은 기존의 2
K-1 개 상태 메트릭으로부터 새로운 2
K-1 개 상태 메트릭을 생성시키는 것이다.
일반적으로 상태 메트릭 연산 블럭의 구현 방법은 기존의 상태 메트릭을 저장하는 메모리와 새로운 상태 메트릭을 저장하는 메모리등 2개의 메모리를 사용하는 구조를 이용하는 것이다.
설계면적의 효과적인 사용을 위하여 한개의 메모리만을 이용한 상태 메트릭 연산 블럭을 구조 및 메모리 번지 운용방법이 고안되고 있으며, 본 발명은 구현방법의 일환으로 메모리 번지 발생기, 지연소자를 사용한 쓰기 메모리 번지 생성기, 파이프 라인 방식의 ACS(add-compare-select) 출력 처리기 등을 구현하였다.
본 발명의 장점은 지연 소자를 사용한 쓰기 메모리 번지 생성기 및 파이프 라인 방실의 ACS 출력 처리기로 상태 메트릭 연산블럭을 구현함으로써, 구조가 간단하며, 설계면적대비 수행속도의 손실이 없다는 점이다.-
公开(公告)号：KR1019980084064A
公开(公告)日：1998-12-05
申请号：KR1019970019683
申请日：1997-05-21
Applicant: 한국전자통신연구원
IPC: G06F7/50
Abstract: 본 발명은 리던던트 2진(redundant binary) 가산기 회로에 관한 것으로, 일반 2진 가산기에 비해 회로규모가 커지는 단점을 해결하기 위해 회로블럭 공동화 기술을 적용한 리던던트 2진 가산기의 새로운 구성에 대한 것이다.
본 발명은 회로규모 삭감의 새로운 방안으로서, 기능 블럭의 논리회로를 가능한 한 공동화 하는 것을 시도하였다. 즉, 리던던트 2진 가산에서는 2 비트를 써서 {-1, 0, 1}의 3개 값을 표현하고 있는데, 이 2 비트를 싸인 비트(sign bit)와 벨류 비트(value bit)로 나타내는 새로운 부호화 방법을 적용한다. 그리고, 싸인 비트에 착안하면, 리던던트 2진 가산 원리에 의해 리던던트 2진의 {0}으로 표현된 값은 2진의 0, 1 어느 쪽이라도 좋기 때문에 돈케어(don't care)로 할 수 있다. 이에 의해 각 기능블럭의 논리회로들을 공동화 할 수 있어 회로를 간단히 할 수 있고, 부동소수점 연산의 고속화에 적용할 수 있다.
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