-
公开(公告)号：KR1020110085701A
公开(公告)日：2011-07-27
申请号：KR1020100005619
申请日：2010-01-21
CPC classification number: G04F10/005 , H03K5/133 , H03L7/0816
Abstract: PURPOSE: A time to digital converter is provided to perform micro detection after a course is detected, thereby obtaining high time resolution, short latency, and low complexity. CONSTITUTION: A course detector(110) detects a course by a chain delay line. The course detector comprises an inverter(1121) and a plurality of flip-flops which latches the output of each inverter. A decoder and a selector(120) find a section where '1' is converted into '0' from output bits of the source detector. The decoder and the selector output a clock. A micro detector(130) performs micro detection by differential delay devices which are connected each other in parallel.
Abstract translation: 目的：提供时间数字转换器，以便在检测到课程后执行微观检测，从而获得高时间分辨率，短延迟和低复杂度。 构成：航向检测器（110）通过链延迟线检测航线。 路线检测器包括逆变器（1121）和锁存每个逆变器的输出的多个触发器。 解码器和选择器（120）找到从源检测器的输出位将'1'转换为'0'的部分。 解码器和选择器输出时钟。 微型检测器（130）通过并联连接的差分延迟器件进行微型检测。
-
公开(公告)号：KR1020120119280A
公开(公告)日：2012-10-31
申请号：KR1020110037097
申请日：2011-04-21
CPC classification number: H01L28/86 , H01L23/5223 , H01L23/5225 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A capacitor having high reliability is provided to increase effective area which a capacitor generates capacitance. CONSTITUTION: A first conductive pattern(122) is arranged between first and second electrodes(100,140). The first conductive pattern includes a closed loop on a plane. A second conductive pattern(124) is arranged inside an internal space. A first contact plug(154) penetrates the second conductive pattern. The first contact plug contacts the first and second electrodes.
Abstract translation: 目的：提供具有高可靠性的电容器，以增加电容器产生电容的有效面积。 构成：第一导电图案（122）布置在第一和第二电极（100,140）之间。 第一导电图案包括平面上的闭环。 第二导电图案（124）布置在内部空间内。 第一接触插塞（154）穿透第二导电图案。 第一接触插塞接触第一和第二电极。
-
公开(公告)号：KR1020120089410A
公开(公告)日：2012-08-10
申请号：KR1020110035019
申请日：2011-04-15
IPC: H03F3/45
CPC classification number: H03F3/45475 , H03F2200/261 , H03F2203/45138
Abstract: PURPOSE: An apparatus of increasing a common mode rejection ratio and a method thereof are provided to improve a common mode rejection ratio by using three instrumentation amplifiers. CONSTITUTION: A measurement amplification device comprises a first instrument amplifier(110), a second instrument amplifier(120), and a third instrument amplifier(130). The first instrument amplifier has a positive input terminal(112) and a negative input terminal(114). A signal is inputted to the first instrument amplifier through the positive input terminal and the negative input terminal. The first instrument amplifier generates an output signal by performing a measurement amplifying function for the inputted signal. The second instrument amplifier has a positive input terminal(122) and a negative input terminal(124). The third instrument amplifier has a positive input terminal(132) and a negative input terminal(134).
Abstract translation: 目的：提供一种增加共模抑制比的装置及其方法，以通过使用三个仪表放大器来提高共模抑制比。 构成：测量放大装置包括第一仪器放大器（110），第二仪器放大器（120）和第三仪器放大器（130）。 第一仪器放大器具有正输入端（112）和负输入端（114）。 信号通过正输入端子和负输入端子输入到第一仪器放大器。 第一仪器放大器通过执行输入信号的测量放大功能来产生输出信号。 第二仪器放大器具有正输入端（122）和负输入端（124）。 第三仪器放大器具有正输入端（132）和负输入端（134）。
-
公开(公告)号：KR1020120055769A
公开(公告)日：2012-06-01
申请号：KR1020100116804
申请日：2010-11-23
IPC: H03K3/0231 , H03F3/45
CPC classification number: H03K3/0322 , H03F3/45475 , H03K5/1252 , H03K5/133 , H03K2005/00208
Abstract: PURPOSE: A voltage controlled oscillator and a method for eliminating phase noise are provided to eliminate phase noise by blocking currents flowing into a variable frequency transistor in a voltage level conversion section. CONSTITUTION: A voltage controlled oscillator(10) comprises a first delay cell(110), a second delay cell(120), a third delay cell(130), and a fourth delay cell(140) consisting of a plurality of stages. The voltage controlled oscillator is composed of four stages. A first stage includes the first delay cell. A second stage includes the second delay cell. A third stage includes the third delay cell. A fourth stage includes the fourth delay cell. The first delay cell to the fourth delay cell can be formed into a ring shape.
Abstract translation: 目的：提供压控振荡器和消除相位噪声的方法，以通过阻断流入电压电平转换部分中的可变频率晶体管的电流来消除相位噪声。 构成：压控振荡器（10）包括第一延迟单元（110），第二延迟单元（120），第三延迟单元（130）和由多个级组成的第四延迟单元（140）。 压控振荡器由四个阶段组成。 第一级包括第一延迟单元。 第二级包括第二延迟单元。 第三级包括第三延迟单元。 第四级包括第四延迟单元。 到第四延迟单元的第一延迟单元可以形成为环形。
-
公开(公告)号：KR1020110085702A
公开(公告)日：2011-07-27
申请号：KR1020100005620
申请日：2010-01-21
CPC classification number: H03B5/1265 , H03B5/1206 , H03B5/1228
Abstract: PURPOSE: A switching capacitor is provided to use the difference between an inversion mode capacitor and an accumulation mode capacitor, thereby increasing resolution without additional costs. CONSTITUTION: An inverter(INV) receives and inverts a bit control signal. A first transistor(P1) comprises a drain, a source, and a body connected to a common node and a gate which receives output of an inverter. A second transistor(P2) includes a drain, a source, and a body which receive the control signal and a gate connected to the common node. The first and second transistors differently operate. The first and second transistors connect a drain, a source, and a body to efficiently adjust a capacitor value in a high frequency domain.
Abstract translation: 目的：提供开关电容器以使用反相模式电容器和累积模式电容器之间的差异，从而增加分辨率而不需要额外的成本。 构成：逆变器（INV）接收和反转位控制信号。 第一晶体管（P1）包括连接到公共节点的漏极，源极和接收反相器的输出的栅极。 第二晶体管（P2）包括接收控制信号的漏极，源极和主体以及连接到公共节点的栅极。 第一和第二晶体管的操作方式不同。 第一和第二晶体管连接漏极，源极和主体以有效地调节高频域中的电容器值。
-
Patent Agency Ranking
公开(公告)号：KR1020110070410A
公开(公告)日：2011-06-24
申请号：KR1020090127219
申请日：2009-12-18
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
IPC: H03D7/00
CPC classification number: H03D7/1441 , H03D7/1458 , H03D2200/0025 , H03D2200/0043 , H03D2200/0084
Abstract: PURPOSE: A frequency mixer is provided to improve noise figure, by increasing conversion gain frequency bandwidth. CONSTITUTION: A transconductance stage(110) outputs a current corresponding to a voltage of an RF signal. A switching stage(120) switches the current outputted from the transconductance stage in response to a local oscillator signal. A load terminal(140) is connected between the switching stage and a power source port. A current bleeding stage(130) is connected between the switching stage and power source port. The current bleeding stage has one resonance inductor to remove noise generated from a bleeding current source. A bias stage(150) has one or more current source for stable current flow on the transconductance stage.
Abstract translation: 目的：通过增加转换增益频率带宽，提供混频器来提高噪声系数。 构成：跨导级（110）输出与RF信号的电压相对应的电流。 开关级（120）响应于本地振荡器信号切换从跨导级输出的电流。 负载端子（140）连接在开关级与电源端口之间。 在开关级和电源端口之间连接有电流出流级（130）。 目前的出血阶段有一个谐振电感来消除由出血电流源产生的噪声。 偏置级（150）具有用于在跨导级上稳定电流流动的一个或多个电流源。
-
公开(公告)号：KR100950463B1
公开(公告)日：2010-03-31
申请号：KR1020080065069
申请日：2008-07-04
Applicant: 한국전자통신연구원 , (주)하이비젼시스템
Abstract: 모터에 의해서 움직이는 카메라로부터 입력된 영상 신호에 응답해서 영상 추적을 수행하는 영상 추적 칩 개발 장치는, 상기 카메라로부터의 상기 영상 신호를 입력받아 움직임 영상을 검출하고, 검출된 움직임 영상의 좌표 정보를 출력하는 프로세서 모듈과, 상기 프로세서 모듈로부터 출력되는 좌표 정보에 응답해서 상기 모터를 구동하는 컨트롤러, 그리고 상기 카메라로부터 출력되는 영상 신호 및 상기 프로세서 모듈로부터의 상기 좌표 정보를 디스플레이하는 퍼스널 컴퓨터를 포함한다.
NTSC/PAL 카메라, 영상 추적, SoC, FPGA-
公开(公告)号：KR100907254B1
公开(公告)日：2009-07-10
申请号：KR1020070087345
申请日：2007-08-30
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
Abstract: 본 발명에 따른 IEEE 1149.1 규격의 TAP 제어기로부터 생성되는 래퍼 제어 신호(WSC)에 따라 테스트되는 시스템-온-칩은, 하나 이상의 코어 구동 클록을 제공하는 코어 클록 생성 회로; 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 테스트 동작을 수행하기 위한 입력 경계 레지스터, 출력 경계 레지스터 및 스캔 체인을 갖는 IEEE 1500 규격의 하나 이상의 IP 코어를 포함하되, 내부 지연고장 테스트 동작시, 상기 IP 코어는 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 입력 경계 레지스터와 상기 스캔 체인과 출력 경계 레지스터들이 직렬로 연결되도록 제어하고, 상기 스캔 체인으로는 클록 게이팅 방식으로 생성된 앳-스피드 테스트 클록을 제공하는 래퍼 제어 블록을 포함한다.
상술한 구성을 통하여 본 발명의 시스템 온 칩은 IEEE 1149.1 TAP 제어기를 통해서 각 IP 코어들의 내부 지연고장 테스트를 효율적으로 수행할 수 있어 저비용 및 고효율의 시스템 온 칩을 구현할 수 있다.
IEEE 1149.1, TAP 제어기, IEEE P1500, 내부 지연 고장 테스트, At-speed test-
公开(公告)号：KR1020090056790A
公开(公告)日：2009-06-03
申请号：KR1020080066007
申请日：2008-07-08
Applicant: 한국전자통신연구원 , 주식회사 씬멀티미디어
CPC classification number: H04N19/13 , H04N19/174 , H04N19/176 , H04N19/423
Abstract: A system for decoding a VLC(Variable Length Code) and a decoding method thereof are provided to reduce gate count and reduce power consumption by uploading and using only the table information needed for a received frame. A CPU(100) receives a group picture and extracts a plurality of frames from the received group picture. A VLC decoder(200) decodes the frames received from the CPU. The VLC decoder stores table information, which is loaded from the CPU and is needed for decoding the frame, to an SRAM(210). The CPU included a picture layer(110) and a table manager(120). The picture layer decodes the group picture into a plurality of frames. The table manager receives the frame to be decoded and loads the table information to the SRAM.
Abstract translation: 提供用于对VLC（可变长度码）进行解码的系统及其解码方法，以通过仅上载和仅使用所接收的帧所需的表信息来减少门数并降低功耗。 CPU（100）接收组图像并从接收到的组图像中提取多个帧。 VLC解码器（200）解码从CPU接收的帧。 VLC解码器存储从CPU加载并且用于将帧解码所需的表信息到SRAM（210）。 CPU包括图像层（110）和表管理器（120）。 图像层将组图像解码为多个帧。 表管理器接收要解码的帧，并将表信息加载到SRAM。
-
公开(公告)号：KR1020090054168A
公开(公告)日：2009-05-29
申请号：KR1020070120899
申请日：2007-11-26
Applicant: 한국전자통신연구원
CPC classification number: H04B1/16 , H03G3/3068 , H04B1/10 , H04L27/2647
Abstract: 본 발명에 따른 다중대역을 사용하는 통신 시스템의 자동 이득 제어 방법은, 수신 심볼들에 대한 신호 전력을 검출하는 단계; 상기 신호 전력의 검출에 응답하여 상기 수신 심볼들에 대한 개략 이득을 조정하는 제 1 자동 이득 제어 동작을 수행하는 단계; 그리고 상기 수신 심볼들이 전송되는 다중 대역들 각각에 대한 미세 이득을 조정하는 제 2 자동 이득 제어 동작을 수행하는 단계를 포함한다.
상술한 자동 이득의 조정에 따르면, 짧은 프리앰블을 갖는 초광대역(UWB) 무선 통신 특히, 다중대역 직교 주파수 분할 다중화 시스템의 수신기에서 미세 심볼 타이밍 동기, 주파수 옵셋 추정과 같은 동작들을 위한 시간을 확보할 수 있다.
-
-
-
-
-
-
-
-
-
Search Results
59
records
(took 0.026 seconds)
