公开(公告)号：KR20200130140A

公开(公告)日：2020-11-18

申请号：KR20200052734

申请日：2020-04-29

Applicant: ANALOG DEVICES INC

Inventor： KESSLER MARTIN ,  LAHR LEWIS F ,  HOOPER WILLIAM

IPC: G06F13/42 ,  G06F13/40

Abstract: 2-와이어통신버스에서노드트랜시버들의직렬주변장치인터페이스(SPI) 기능을위한시스템들및 기술들이여기에서개시된다. 예를들어, 몇몇실시예들에서, 노드트랜시버는 SPI 회로및 업스트림또는다운스트림트랜시버회로를포함할수 있다. SPI 회로를통해수신된 SPI 명령은노드트랜시버에의해실행되거나, 또는또 다른노드트랜시버또는또 다른노드트랜시버에결합된슬레이브디바이스에의한실행을위해 2-와이어버스를따라업스트림또는다운스트림으로송신될수 있다.

公开(公告)号：DE102014108915A1

公开(公告)日：2015-01-08

申请号：DE102014108915

申请日：2014-06-25

Applicant: ANALOG DEVICES INC

Inventor： LAHR LEWIS F ,  THOMAS WILLIAM J ,  HOOPER WILLIAM

IPC: H04L7/027

Abstract: In einer beispielhaften Ausführungsform wird ein Signalprozessor offenbart, der so konfiguriert ist, dass er einen durch differenzielle Takt-zuerst- und Wechsel-bei-Null-Manchester-Codierung codierten Datenstrom decodiert. Der Datenstrom weist keinen lokalen Takt auf, und es werden sowohl kombinatorische als auch sequenzielle Logik verwendet, um den Strom in ein getaktetes Datensignal und ein optionales Fehlersignal zu decodieren. Das Decodieren umfasst einen Parser, der den Eingangsdatenstrom in ein Zwischendatensignal, ein Zwischentaktsignal und ein Konditionierungssignal trennt. Ein Daten- und Fehlergenerator empfängt die drei Signale und gibt ein getaktetes Datensignal und ein getaktetes Fehlersignal aus.

公开(公告)号：DE102017101463A1

公开(公告)日：2017-08-03

申请号：DE102017101463

申请日：2017-01-25

Applicant: ANALOG DEVICES INC

Inventor： HOOPER WILLIAM ,  LAHR LEWIS F

IPC: H04L7/04 ,  H04L12/403

Abstract: Es werden hier Systeme und Verfahren zur Taktaufrechterhaltung in Zweidraht-Kommunikationssystemen und Anwendungen dafür offenbart. Bei einigen Ausführungsformen können in einem Taktaufrechterhaltungszustand Slave-Knoten mit Prozessoren und Digital-Analog-Umsetzern (DAC) im Fall verlorener Buskommunikation effizient heruntergefahren werden. Wenn zum Beispiel der Bus Kommunikation verliert und der Slave-Knoten keinen zuverlässigen Takt wiedergewinnen kann, kann der Slave-Knoten in den Aufrechterhaltungszustand eintreten und signalisiert dieses Ereignis, falls freigegeben, einem GPIO-Pin (General Purpose Input/Output). Im Taktaufrechterhaltungszustand kann der Slave-Knoten-Phasenregelkreis (PLL) für eine vorbestimmte Anzahl von SYNC-Perioden weiterlaufen, während die I2S-DTXn-Daten (Inter-Integrated Circuit Transmit) von ihrem aktuellen Wert auf 0 gedämpft werden. Nach der vorbestimmten Anzahl von SYNC-Perioden kann sich der Slave-Knoten zurücksetzen und wieder in einen Herauffahrzustand eintreten.

公开(公告)号：DE102014108915B4

公开(公告)日：2016-12-15

申请号：DE102014108915

申请日：2014-06-25

Applicant: ANALOG DEVICES INC

Inventor： LAHR LEWIS F ,  THOMAS WILLIAM J ,  HOOPER WILLIAM

IPC: H04L7/033

Abstract: Decoderschaltung zum Decodieren eines zusammengesetzten Takt-Daten-Signals min in ein Datensignal data ohne die Verwendung eines lokalen Takts, umfassend: eine Parsing-Schaltung, die so konfiguriert ist, dass sie min in ein Zwischendatensignal a, ein Konditionierungssignal b und ein Zwischentaktsignal po parst; und eine Datenschaltung, die umfasst: ein logisches Subnetz, das so konfiguriert ist, dass es a, b und po empfängt und ein Taktsignal sclk daraus erzeugt; und ein Daten-Subnetz, das durch sclk getaktet wird und so konfiguriert ist, dass es data aus a erzeugt.

公开(公告)号：DE102020110675A1

公开(公告)日：2020-11-12

申请号：DE102020110675

申请日：2020-04-20

Applicant: ANALOG DEVICES INC

Inventor： KESSLER MARTIN ,  LAHR LEWIS F ,  HOOPER WILLIAM

IPC: G06F13/42 ,  G06F13/20 ,  G06F13/38 ,  G06F13/40

Abstract: Es werden hierin Systeme und Techniken für Funktionalität einer Seriellen Peripherie-Schnittstelle (Serial Peripheral Interface, SPI) für Knoten-Transceiver in einem Zweidraht-Kommunikationsbus offenbart. In einigen Ausführungsformen kann ein Knoten-Transceiver zum Beispiel eine SPI-Schaltungsanordnung und stromaufwärtige oder stromabwärtige Transceiver-Schaltungsanordnung aufweisen. SPI-Befehle, die über die SPI-Schaltungsanordnung empfangen werden, können durch den Knoten-Transceiver ausgeführt oder stromaufwärts oder stromabwärts entlang dem Zweidrahtbus zur Ausführung durch einen anderen Knoten-Transceiver oder eine Slave-Vorrichtung, die an einen anderen Knoten-Transceiver gekoppelt ist, übertragen werden.

公开(公告)号：DE102017101471A1

公开(公告)日：2017-08-03

申请号：DE102017101471

申请日：2017-01-25

Applicant: ANALOG DEVICES INC

Inventor： KESSLER MARTIN ,  HOOPER WILLIAM ,  LAHR LEWIS F

IPC: H04L12/403 ,  B60R16/023 ,  H04S3/00

Abstract: Es werden hier Systeme und Techniken zur Kommunikation von Slave zu Slave in einem verketteten Netzwerk mit mehreren Knoten offenbart. Slave-Knoten können Upstream- oder Downstream-Daten direkt anderen Slave-Knoten bereitstellen bzw. von diesen empfangen, ohne dass Datenschlitze zuerst durch den Master-Knoten geroutet werden müssen.

公开(公告)号：DE102017101470A1

公开(公告)日：2017-08-03

申请号：DE102017101470

申请日：2017-01-25

Applicant: ANALOG DEVICES INC

Inventor： KESSLER MARTIN ,  HOOPER WILLIAM ,  LAHR LEWIS F

IPC: H04L12/403

Abstract: Es werden hier Systeme und Techniken für Kommunikation von GPIO zu GPIO (General Purpose Input/Output) in einem verketteten Netzwerk mit mehreren Knoten offenbart. Bei einigen Ausführungsformen kann ein Sendeempfänger GPIO zwischen mehreren Knoten ohne Hosteingriff nach anfänglicher Programmierung unterstützen. Bei einigen solchen Ausführungsformen kann der Host nur für anfängliches Einrichten der virtuellen Ports erforderlich sein. Bei einigen Ausführungsformen können GPIO-Pins Eingänge (die virtuelle Ports ändern können) oder Ausgänge (die virtuelle Ports widerspiegeln können) sein. Bei einigen Ausführungsformen können mehrere virtuelle Ports auf einem GPIO-Ausgangspin abgebildet werden (wobei die Werte zum Beispiel OR-verknüpft werden). Bei einigen Ausführungsformen können mehrere GPIO-Eingangspins auf einen virtuellen Port abgebildet werden. Zum Beispiel können mehrere GPIO-Eingangspinwerte miteinander OR-verknüpft werden, selbst wenn sie von mehreren Knoten kommen.