公开(公告)号：DE102014108915A1

公开(公告)日：2015-01-08

申请号：DE102014108915

申请日：2014-06-25

Applicant: ANALOG DEVICES INC

Inventor： LAHR LEWIS F ,  THOMAS WILLIAM J ,  HOOPER WILLIAM

IPC: H04L7/027

Abstract: In einer beispielhaften Ausführungsform wird ein Signalprozessor offenbart, der so konfiguriert ist, dass er einen durch differenzielle Takt-zuerst- und Wechsel-bei-Null-Manchester-Codierung codierten Datenstrom decodiert. Der Datenstrom weist keinen lokalen Takt auf, und es werden sowohl kombinatorische als auch sequenzielle Logik verwendet, um den Strom in ein getaktetes Datensignal und ein optionales Fehlersignal zu decodieren. Das Decodieren umfasst einen Parser, der den Eingangsdatenstrom in ein Zwischendatensignal, ein Zwischentaktsignal und ein Konditionierungssignal trennt. Ein Daten- und Fehlergenerator empfängt die drei Signale und gibt ein getaktetes Datensignal und ein getaktetes Fehlersignal aus.

公开(公告)号：DE102014108915B4

公开(公告)日：2016-12-15

申请号：DE102014108915

申请日：2014-06-25

Applicant: ANALOG DEVICES INC

Inventor： LAHR LEWIS F ,  THOMAS WILLIAM J ,  HOOPER WILLIAM

IPC: H04L7/033

Abstract: Decoderschaltung zum Decodieren eines zusammengesetzten Takt-Daten-Signals min in ein Datensignal data ohne die Verwendung eines lokalen Takts, umfassend: eine Parsing-Schaltung, die so konfiguriert ist, dass sie min in ein Zwischendatensignal a, ein Konditionierungssignal b und ein Zwischentaktsignal po parst; und eine Datenschaltung, die umfasst: ein logisches Subnetz, das so konfiguriert ist, dass es a, b und po empfängt und ein Taktsignal sclk daraus erzeugt; und ein Daten-Subnetz, das durch sclk getaktet wird und so konfiguriert ist, dass es data aus a erzeugt.