公开(公告)号：BR112012024958A2

公开(公告)日：2016-07-12

申请号：BR112012024958

申请日：2011-05-26

Applicant: APPLE INC

Inventor： LILLY BRIAN P ,  CHEN HAO ,  KASSOFF JASON M

IPC: G06F13/16

Abstract: encaminhamento de palavra crítica com previsão adaptativa. a presente invenção refere-se a uma modalidade, um sistema que inclui um controlador de memória, processadores e caches correspondentes. o sistema pode incluir fontes de incerteza que impedem a organização precisa do encaminhamento de dados para uma operação de carga que não falta no cache do processador. o controlador de memória pode prover uma resposta antecipada que indica que os dados devem ser providos em um ciclo de clock subsequente. uma unidade de interface entre o controlador de memória e os caches/processadores pode prever um atraso a partir de uma resposta antecipada aos dados correspondentes recentemente recebidos, e que pode preparar especulativamente para remeter os dados supondo que eles estarão disponíveis como previsto. a unidade de interface pode monitorar os atrasos entre a resposta antecipada e a remessa dos dados, ou pelo menos a porção do atraso que pode variar. com base nos atrasos mensurados, a unidade pode modificar os atrasos previstos subsequentes.

公开(公告)号：AU2011261655A1

公开(公告)日：2012-10-11

申请号：AU2011261655

申请日：2011-05-26

Applicant: APPLE INC

Inventor： LILLY BRIAN P ,  KASSOFF JASON M ,  CHEN HAO

IPC: G06F13/16

Abstract: In an embodiment, a system includes a memory controller, processors and corresponding caches. The system may include sources of uncertainty that prevent the precise scheduling of data forwarding for a load operation that misses in the processor caches. The memory controller may provide an early response that indicates that data should be provided in a subsequent clock cycle. An interface unit between the memory controller and the caches/processors may predict a delay from a currently-received early response to the corresponding data, and may speculatively prepare to forward the data assuming that it will be available as predicted. The interface unit may monitor the delays between the early response and the forwarding of the data, or at least the portion of the delay that may vary. Based on the measured delays, the interface unit may modify the subsequently predicted delays.

公开(公告)号：AU2011261655B2

公开(公告)日：2013-12-19

申请号：AU2011261655

申请日：2011-05-26

Applicant: APPLE INC

Inventor： LILLY BRIAN P ,  KASSOFF JASON M ,  CHEN HAO

IPC: G06F13/16

Abstract: In an embodiment, a system includes a memory controller, processors and corresponding caches. The system may include sources of uncertainty that prevent the precise scheduling of data forwarding for a load operation that misses in the processor caches. The memory controller may provide an early response that indicates that data should be provided in a subsequent clock cycle. An interface unit between the memory controller and the caches/processors may predict a delay from a currently-received early response to the corresponding data, and may speculatively prepare to forward the data assuming that it will be available as predicted. The interface unit may monitor the delays between the early response and the forwarding of the data, or at least the portion of the delay that may vary. Based on the measured delays, the interface unit may modify the subsequently predicted delays.

公开(公告)号：MX2012011336A

公开(公告)日：2012-11-30

申请号：MX2012011336

申请日：2011-05-26

Applicant: APPLE INC

Inventor： LILLY BRIAN P ,  KASSOFF JASON M ,  CHEN HAO

IPC: G06F13/16

Abstract: En una modalidad, un sistema incluye un controlador de memoria, procesadores y memorias caché correspondientes. El sistema puede incluir fuentes de incertidumbre que previenen la programación precisa de reenvío de datos para operación de carga que falla en las memoria caché del procesador. El controlador de memoria puede proporcionar una pronta respuesta que indica que los datos deben proporcionarse en un ciclo de temporizador subsecuente. Una unidad de interfase entre el controlador de memoria y los procesadores/memorias caché pueden pronosticar un retraso de una pronta respuesta actualmente recibida para los datos correspondientes, y puede preparar especulativamente el reenvío de datos asumiendo que estará disponible como se pronosticó. La unidad de interfase puede monitorizar los retrasos entre la pronta respuesta y el reenvío de los datos, o al menos la porción de retraso que puede variar. En base a los retrasos medidos, la unidad de interfase puede modificar los retrasos pronosticados subsecuentemente.