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    INTEGRATED CIRCUIT HAVING A JUNCTIONLESS DEPLETION-MODE FET DEVICE
    2.
    发明申请
    INTEGRATED CIRCUIT HAVING A JUNCTIONLESS DEPLETION-MODE FET DEVICE 审中-公开
    具有无连续截止模式FET器件的集成电路

    公开(公告)号：WO2011154360A3

    公开(公告)日：2012-03-08

    申请号：PCT/EP2011059301

    申请日：2011-06-06

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ERNST THOMAS ,  JAUD MARIE-ANNE ,  BATUDE PERRINE

    Inventor： ERNST THOMAS ,  JAUD MARIE-ANNE ,  BATUDE PERRINE

    IPC: H01L27/06 ,  H01L21/822 ,  H01L27/115

    CPC classification number: H01L21/743 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/11578 ,  H01L29/785 ,  H01L29/78696

    Abstract: The invention relates to a method for producing an integrated circuit (100), comprising at least the following steps in the following order: a) producing at least one electronic MOSD circuit (104) and/or at least one level of electric interconnections (116, 120) on a substrate (102); uniformly implanting dopants in at least a portion of a crystalline semiconductor layer (125); c) thermally activating the dopants implanted in the portion of the crystalline semiconductor layer; d) rigidly connecting the crystalline semiconductor layer to the substrate; and e) producing at least one junctionless depletion-mode FET device (126) including a part (130, 132, 134) of the portion of the crystalline semiconductor layer.

    Abstract translation: 本发明涉及一种用于制造集成电路（100）的方法，其包括以下顺序的至少以下步骤：a）产生至少一个电子MOSD电路（104）和/或至少一个级别的电互连（116 ，120）在基板（102）上; 在晶体半导体层（125）的至少一部分中均匀地注入掺杂剂; c）热激活注入在晶体半导体层的部分中的掺杂剂; d）将晶体半导体层刚性地连接到衬底; 以及e）产生包括所述结晶半导体层的所述部分的部分（130,132,134）的至少一个无结晶耗尽型FET器件（126）。

    PROCEDE DE RECUIT LOCALISE D'ELEMENTS SEMI-CONDUCTEURS A L'AIDE D'UNE ZONE REFLECTRICE
    3.
    发明专利
    PROCEDE DE RECUIT LOCALISE D'ELEMENTS SEMI-CONDUCTEURS A L'AIDE D'UNE ZONE REFLECTRICE 未知

    公开(公告)号：FR3026559A1

    公开(公告)日：2016-04-01

    申请号：FR1459285

    申请日：2014-09-30

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： OUERGHI ISSAM ,  ERNST THOMAS ,  GRENOUILLET LAURENT

    IPC: H01L21/268 ,  H01L21/67

    Abstract: Procédé de réalisation d'éléments semi-conducteurs à base de matériau semi-conducteur cristallin, comprenant des étapes consistant à : a)a) prévoir un support (10-11-12-15) comportant des éléments semi-conducteurs à base de matériau semi-conducteur amorphe, le support étant doté en outre d'un ou plusieurs composants (T1, T2) et d'une zone de protection réfléchissante configurée de manière à réfléchir un rayonnement lumineux dans une gamme de longueur d'ondes donnée, b) exposer le ou les éléments (2) à un rayonnement laser (5) émettant dans ladite gamme de longueurs d'ondes donnée de manière à recristalliser lesdits éléments, la zone de protection réfléchissante étant agencée sur le support par rapport aux éléments et aux composants de manière à réfléchir le rayonnement laser et protéger les composants de ce rayonnement (figure 1).

    6.
    发明专利
    未知

    公开(公告)号：FR2895835B1

    公开(公告)日：2008-05-09

    申请号：FR0554151

    申请日：2005-12-30

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： ERNST THOMAS ,  ISHEDEN CHRISTIAN

    IPC: H01L29/786 ,  H01L21/336 ,  H01L29/423

    Abstract: A device has an etched thin-film multilayer comprising two blocks (210, 230) resting on a substrate (200) in which source and drain regions are formed, respectively. Semiconductor bars (220a, 220b) connecting a zone of one block to another zone of another block form a multi-branch transistor channel. A gate surrounding the bars is located between the blocks and is contact with insulating spacers (237a, 237b) in contact with the walls of the blocks. The gate is separated from the blocks by the insulating spacers. An independent claim is also included for forming a microelectronic device.

    DISPOSITIF MICROÉLECTRONIQUE A NIVEAUX MÉTALLIQUES D'INTERCONNEXION CONNECTES PAR DES VIAS PROGRAMMABLES
    7.
    发明专利
    DISPOSITIF MICROÉLECTRONIQUE A NIVEAUX MÉTALLIQUES D'INTERCONNEXION CONNECTES PAR DES VIAS PROGRAMMABLES 未知

    公开(公告)号：FR2962595A1

    公开(公告)日：2012-01-13

    申请号：FR1055467

    申请日：2010-07-06

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： ERNST THOMAS ,  MOREL PAUL-HENRY

    IPC: H01L23/535 ,  H01L21/768

    Abstract: L'invention concerne un dispositif microélectronique comprenant : - un substrat (100) et une pluralité de niveaux métalliques d'interconnexions superposés sur le substrat, - une première ligne métallique (110) d'un niveau métallique d'interconnexion donné, - une deuxième ligne métallique (160) d'un autre niveau métallique d'interconnexion situé au-dessus dudit niveau métallique d'interconnexion donné, lesdites première et deuxième lignes étant connectées entre elles par l'intermédiaire d'au moins un élément de connexion semi-conducteur (124) s'étendant dans une direction réalisant un angle non-nul avec lesdites première ligne métallique et deuxième ligne métallique, le dispositif comprenant en outre une électrode de grille (134) apte à contrôler la conduction dudit élément de connexion semi-conducteur.

    STRUCTURE ET PROCEDE DE REALISATION D'UN DISPOSITIF MICROELECTRONIQUE DE MEMOIRE 3D DE TYPE FLASH NAND.
    10.
    发明专利
    STRUCTURE ET PROCEDE DE REALISATION D'UN DISPOSITIF MICROELECTRONIQUE DE MEMOIRE 3D DE TYPE FLASH NAND. 未知

    公开(公告)号：FR2933802A1

    公开(公告)日：2010-01-15

    申请号：FR0854729

    申请日：2008-07-10

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： BECU STEPHANE ,  DE SALVO BARBARA ,  ERNST THOMAS ,  MOLAS GABRIEL

    IPC: G11C14/00 ,  G11C16/00

    Abstract: L'invention concerne un dispositif microélectronique de mémoire flash comprenant : - un support, - une pluralité de cellules mémoires comportant des transistors réalisés dans un empilement gravé, de couches reposant sur ledit support dont une pluralité de couches semi-conductrices, l'empilement gravé comportant au moins une premier bloc dans lequel une région de source commune desdits transistors est apte à être formée, et au moins un deuxième bloc, - une pluralité d'autres blocs distincts juxtaposés, reliant le premier bloc et le deuxième bloc, lesdits autres blocs distincts comportant, dans une direction orthogonale au plan principal du support, plusieurs canaux de transistors, distincts et parallèles entre eux, - une pluralité de grilles formées d'au moins un matériau de grille, au moins une ou plusieurs desdites grilles reposant sur une superposition de couches comportant au moins une première couche de matériau diélectrique, au moins une zone de stockage de charges, et au moins une couche deuxième couche de matériau diélectrique.

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