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    FIELD EFFECT TRANSISTOR WITH ALTERNATING ELECTRICAL CONTACTS
    1.
    发明申请
    FIELD EFFECT TRANSISTOR WITH ALTERNATING ELECTRICAL CONTACTS 审中-公开
    具有替代电气触点的场效应晶体管

    公开(公告)号：WO2008155379A3

    公开(公告)日：2009-04-09

    申请号：PCT/EP2008057773

    申请日：2008-06-19

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  MAYER FREDERIC ,  CLAVELIER LAURENT ,  POIROUX THIERRY ,  BILLIOT GERARD

    Inventor： MAYER FREDERIC ,  CLAVELIER LAURENT ,  POIROUX THIERRY ,  BILLIOT GERARD

    IPC: H01L29/786 ,  H01L21/336

    CPC classification number: H01L29/7855 ,  H01L29/41791 ,  H01L29/66795

    Abstract: Field effect transistor (100) comprising: - a support layer (104), - a plurality of semiconductor based active zones (106), each active zone being intended to form a channel and disposed between two gates (112) situated one beside the other consecutively, the active zones and the gates being disposed on the support layer, each gate comprising a first face on the side of the support layer and a second face opposite the first face, - the second face of a first of the two gates being connected electrically to a first electrical contact (118, 122, 124) made on the second face of said first of the two gates, and the first face of a second of the two gates being connected electrically to a second electrical contact (118, 130, 132) passing through the support layer, the gates of the transistor not being electrically interconnected.

    Abstract translation: 场效应晶体管（100）包括： - 支撑层（104）， - 多个基于半导体的有源区（106），每个有源区旨在形成通道并设置在位于另一个旁边的两个栅极（112）之间 连续地，活动区域和门设置在支撑层上，每个门包括在支撑层侧面的第一面和与第一面相对的第二面， - 两个门中的第一个的第二面被连接 电连接到在所述两个栅极中的所述第一栅极的第二面上形成的第一电触点（118,122,124），并且所述两个栅极中的第二栅极的第一面电连接到第二电触头（118,130,124） 132）通过支撑层，晶体管的栅极不是电互连的。

    2.
    发明专利
    未知

    公开(公告)号：AT533184T

    公开(公告)日：2011-11-15

    申请号：AT07858219

    申请日：2007-12-28

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： VINET MAUD ,  THOMAS OLIVIER ,  ROZEAU OLIVIER ,  POIROUX THIERRY

    IPC: H01L27/11 ,  H01L21/8244

    Abstract: The method involves forming structures (150) on a substrate (100), where the structure includes primary semiconductor blocks (110a) forming a primary grid from a double grid of a fin FET transistor, and secondary semiconductor blocks (120a) forming a secondary grid from the double grid of the transistors. The blocks are situated at two sides of a semi-conductor zone (115a), and are separated from the semiconductor zone by two dielectric zones (109a, 119a) of the grids. The semiconductor zone of the secondary block is doped using selective implantation of the primary block of the structure. An independent claim is also included for a microelectronic device e.g. static RAM cell, comprising a finest transistor.

    3.
    发明专利
    未知

    公开(公告)号：AT515792T

    公开(公告)日：2011-07-15

    申请号：AT09159902

    申请日：2009-05-11

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： VINET MAUD ,  POIROUX THIERRY ,  PREVITALI BERNARD

    IPC: H01L21/336 ,  H01L29/417 ,  H01L29/51 ,  H01L29/78 ,  H01L29/786

    Abstract: The method involves depositing a metallic layer (132) covering lateral flanks of a channel on walls of holes, and siliconizing the flanks. Another metallic layer forming a source and a drain of a MOS transistor (100) with the siliconized portion of the flanks is deposited on the layer (132). The latter layer is mechano-chemically planarized with stop on a hard mask (118). A titanium, titanium nitride or tungsten based layer is deposited on the layer (132) after deposition of the layer (132). An oxide layer is deposited on the latter layer after deposition of the latter layer.

    PROCEDE DE REALISATION DE TRANSISTORS A DOUBLE-GRILLE ASYMETRIQUES PERMETTANT LA REALISATION DE TRANSISTORS A DOUBLE-GRILLE ASYMETRIQUES ET SYMETRIQUES SUR UN MEME SUBSTRAT
    5.
    发明专利
    PROCEDE DE REALISATION DE TRANSISTORS A DOUBLE-GRILLE ASYMETRIQUES PERMETTANT LA REALISATION DE TRANSISTORS A DOUBLE-GRILLE ASYMETRIQUES ET SYMETRIQUES SUR UN MEME SUBSTRAT 未知

    公开(公告)号：FR2911004A1

    公开(公告)日：2008-07-04

    申请号：FR0656010

    申请日：2006-12-28

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： VINET MAUD ,  THOMAS OLIVIER ,  ROZEAU OLIVIER ,  POIROUX THIERRY

    IPC: H01L21/336 ,  H01L21/8244 ,  H01L27/11

    Abstract: L'invention concerne un procédé de réalisation d'un dispositif microélectronique à un ou plusieurs transistors double-grille asymétrique, comprenant les étapes de :a) formation sur un substrat (100) d'une ou plusieurs structures (150, 250, 260) comportant respectivement : au moins un premier bloc (110a, 210a) semi-conducteur, destiné à former une première grille d'une double-grille de transistor, et au moins un deuxième bloc (120a) semi-conducteur destiné à former la deuxième grille de ladite double-grille, le premier bloc et le deuxième bloc étant situés de part d'autre d'au moins une zone semi-conductrice (115) et séparés de la zone semi-conductrice respectivement par une première zone (109) de diélectrique de grille et une deuxième zone (119) de diélectrique de grille,b) dopage d'au moins une ou plusieurs zones semi-conductrices (121a, 122a) du premier bloc (120a) d'au moins une structure (150) donnée parmi lesdites structures, à l'aide d'au moins une étape d'implantation sélective vis-à-vis du deuxième bloc (120a).

    PROCEDE DE REALISATION D’UN CIRCUIT INTEGRE
    9.
    发明专利
    PROCEDE DE REALISATION D’UN CIRCUIT INTEGRE 未知

    公开(公告)号：FR2963161A1

    公开(公告)日：2012-01-27

    申请号：FR1056070

    申请日：2010-07-23

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS GRENOBLE 2

    Inventor： POIROUX THIERRY ,  BARNOLA SEBASTIEN ,  MORAND YVES

    IPC: H01L21/82

    Abstract: L'invention concerne un procédé de réalisation d'un circuit intégré à la surface d'un substrat qui comprend les étapes suivantes : - Réalisation d'une première couche comportant des zones actives et des zones d'isolation à la surface du substrat ; - Réalisation de zones de grilles à la surface de la première couche, les zones de grille étant chacune entourée par des espaceurs isolants ; - Réalisation des électrodes de source/drain - Réalisation d'une couche en matériau diélectrique entre les espaceurs isolants, la couche en matériau diélectrique présentant une surface supérieure au même niveau que les surfaces supérieures des zones de grille ; - Gravure partielle de chaque zone de grille de façon à abaisser la surface supérieure d'une première partie de chaque zone de grille, - Dépôt d'une couche d'isolation en matériau diélectrique sur les premières parties des zones de grilles.

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