公开(公告)号：FR3089678B1

公开(公告)日：2021-09-17

申请号：FR1872707

申请日：2018-12-11

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： MAKOSIEJ ADAM ,  GIRAUD BASTIEN ,  NOEL JEAN-PHILIPPE

IPC: H01L21/8239

Abstract: Mémoire 3D-RAM (100) comprenant : - plusieurs matrices (103) de cellules mémoires (102) réparties dans plusieurs couches mémoires (104) superposées ; - un circuit d’attaque de lignes de mots ; - un décodeur d’adresses couplé au circuit d’attaque des lignes de mots ; dans laquelle le décodeur d’adresses et le circuit d’attaque de lignes de mots sont disposés dans une couche d’électronique de commande (112) distincte des couches mémoires, et dans laquelle, dans chacune des couches mémoires, chacune des lignes de mots est reliée à une sortie d’un dispositif électronique de sélection (108) disposé dans la couche mémoire, dont une entrée de donnée est reliée au circuit d’attaque de lignes de mots, dont une entrée de commande est reliée au décodeur d’adresses, et qui est configuré pour laisser passer ou non un signal d’accès aux transistors en fonction de la valeur d’un signal de commande reçu. Figure pour l’abrégé : pas de figure.

公开(公告)号：FR3083911B1

公开(公告)日：2021-01-22

申请号：FR1856515

申请日：2018-07-13

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： MAKOSIEJ ADAM ,  CORIAT DAVID

IPC: G11C11/00 ,  G11C5/00

Abstract: Dispositif mémoire doté d'un ensemble de cellules mémoires (C1m, C2m, C3m, C4m, C5m, C6m, C7m, C8m, Ci, Ck) ayant un premier inverseur et un deuxième inverseur connectés chacun à une ligne d'alimentation parmi une première ligne d'alimentation et une deuxième ligne d'alimentation, le dispositif mémoire étant doté d'un élément de circuit configuré pour : - pendant une phase de démarrage consécutive à une mise sous tension appliquer un premier couple de potentiels (VDD, GND), respectivement sur la première ligne d'alimentation (LVDD1) et la deuxième ligne d'alimentation (LVDD2), afin de précharger une donnée logique à certaines cellules en fonction de la manière dont ces cellules sont connectées respectivement auxdites lignes d'alimentation, - puis pendant une deuxième phase appliquer un deuxième couple de potentiels (VDD, VDD) respectivement sur ladite première ligne d'alimentation (LVDD1) et la deuxième ligne d'alimentation (LVDD2), de sorte à alimenter de manière symétrique les inverseurs de chaque cellule.

公开(公告)号：FR3067481A1

公开(公告)日：2018-12-14

申请号：FR1755182

申请日：2017-06-09

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： GUPTA NAVNEET ,  AMARA AMARA ,  ANGHEL COSTIN ,  MAKOSIEJ ADAM

IPC: G06F12/02

Abstract: L invention concerne une mémoire associative comprenant une pluralité de groupes (104) de cellules de mémoire adressable par contenu (CAM), chaque groupe étant couplé à une piste de concordance correspondante et recevant un mot de données d entrée pour comparaison avec un mot de données mémorisé par le groupe, chaque piste de concordance étant couplée à un premier rail de tension d alimentation (VDD), et chaque cellule CAM de chaque groupe étant agencée pour coupler la piste de concordance correspondante du groupe à un deuxième rail de tension d alimentation (GND) sur la base d une concordance ou d une non concordance entre un bit mémorisé dans la cellule CAM et un bit correspondant du mot de données d entrée, et un circuit de détection (106) couplé à la piste de concordance de chaque groupe et agencé pour générer, sur la base d un niveau de tension sur chaque piste de concordance, des signaux de sortie indiquant un groupe (104) de cellules CAM ayant le plus de bits en concordance avec le mot d entrée.

公开(公告)号：FR3048833B1

公开(公告)日：2018-03-16

申请号：FR1652056

申请日：2016-03-11

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： GUPTA NAVNEET ,  MAKOSIEJ ADAM ,  ANGHEL COSTIN ,  AMARA AMARA

IPC: H03K19/094 ,  H01L23/58 ,  H03K19/20

公开(公告)号：FR3076127B1

公开(公告)日：2020-01-03

申请号：FR1763173

申请日：2017-12-22

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： ROYER PABLO ,  MAKOSIEJ ADAM

IPC: H03K19/003 ,  G01R31/27

Abstract: L'invention concerne un circuit de détection PVT, comprenant : des premier et deuxième transistors (102, 104) d'un premier type de conductivité, chacun ayant son nœud de commande couplé à une ligne de commande (EN), les premier et deuxième transistors étant agencés de telle sorte que les variations de leurs tensions de seuil en fonction de la température et/ou du procédé de fabrication sont différentes entre elles ; et un amplificateur (106) couplé à un deuxième nœud de conduction principal de chacun des premier et deuxième transistors et agencé pour amplifier une différence entre les courant (I1, I2) conduits par les premier et deuxième transistors afin de générer un signal de sortie (OUT).

公开(公告)号：FR3076127A1

公开(公告)日：2019-06-28

申请号：FR1763173

申请日：2017-12-22

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： ROYER PABLO ,  MAKOSIEJ ADAM

IPC: H03K19/003 ,  G01R31/27

Abstract: L'invention concerne un circuit de détection PVT, comprenant : des premier et deuxième transistors (102, 104) d'un premier type de conductivité, chacun ayant son nœud de commande couplé à une ligne de commande (EN), les premier et deuxième transistors étant agencés de telle sorte que les variations de leurs tensions de seuil en fonction de la température et/ou du procédé de fabrication sont différentes entre elles ; et un amplificateur (106) couplé à un deuxième nœud de conduction principal de chacun des premier et deuxième transistors et agencé pour amplifier une différence entre les courant (I1, I2) conduits par les premier et deuxième transistors afin de générer un signal de sortie (OUT).

公开(公告)号：FR3076051A1

公开(公告)日：2019-06-28

申请号：FR1763221

申请日：2017-12-26

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： NOEL JEAN-PHILIPPE ,  GIRAUD BASTIEN ,  MAKOSIEJ ADAM

IPC: G11C11/34

Abstract: L'invention concerne un circuit mémoire comprenant une pluralité de cellules élémentaires (20) agencées en une pluralité de matrices (Mi) comportant chacune plusieurs rangées et plusieurs colonnes, et dans lequel : les cellules élémentaires (20) ayant les mêmes coordonnées dans les différentes matrices (Mi) partagent une même première piste conductrice (VBLT) ; et dans chaque matrice (Mi), les cellules élémentaires (20) d'une même rangée de la matrice partagent une même deuxième piste conductrice (RWL) et une même troisième piste conductrice (WWL).

公开(公告)号：FR3048833A1

公开(公告)日：2017-09-15

申请号：FR1652056

申请日：2016-03-11

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： GUPTA NAVNEET ,  MAKOSIEJ ADAM ,  ANGHEL COSTIN ,  AMARA AMARA

IPC: H03K19/094 ,  H01L23/58 ,  H03K19/20

Abstract: Inverseur à trois états (108, 112) comprenant : - un premier n-TFET (118, 128) et un premier p-TFET (116, 126), le drain du n-TFET étant connecté au drain du p-TFET et à une sortie de l'inverseur à trois états, les grilles du n-TFET et du p-TFET étant connectées à une entrée de l'inverseur à trois états ; - un circuit de commande apte à appliquer une première tension de commande sur la source du n-TFET et une seconde tension de commande sur la source du p-TFET, les première et seconde tensions de commande étant positives ; et, lorsque l'inverseur à trois états est destiné à fonctionner comme un inverseur, la première tension de commande est inférieure à la seconde tension de commande, et lorsque l'inverseur à trois états est destiné à être dans un état haute impédance, la première tension de commande est supérieure à la seconde tension de commande.

公开(公告)号：FR3048809A1

公开(公告)日：2017-09-15

申请号：FR1652054

申请日：2016-03-11

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： GUPTA NAVNEET ,  MAKOSIEJ ADAM ,  ANGHEL COSTIN ,  AMARA AMARA

IPC: G11C11/412 ,  G11C11/34

Abstract: Cellule mémoire SRAM (100) comprenant : - un n-TFET (102) et un p-TFET (104), - un nœud de stockage (106) formé par la liaison d'une première électrode du n-TFET à une première électrode du p-TFET (drains ou sources), - un circuit de commande (200) apte à appliquer des tensions d'alimentation sur des deuxièmes électrodes des n-TFET et p-TFET (sources ou drains), dans laquelle le circuit de commande est configuré pour fournir : - dans un mode de rétention, des tensions d'alimentation et de polarisation polarisant en inverse les n-TFET et p-TFET pour obtenir un courant de conduction par effet tunnel bande à bande dans les n-TFET et p-TFET ; - dans une écriture d'un bit, des tensions d'alimentation et de polarisation polarisant en direct les n-TFET et p-TFET telles que l'un soit bloqué et l'autre soit passant.

公开(公告)号：FR3003088A1

公开(公告)日：2014-09-12

申请号：FR1352029

申请日：2013-03-06

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： ANGHEL COSTIN ,  LE ROYER CYRILLE ,  MAKOSIEJ ADAM

IPC: H01L29/78 ,  H01L21/336

Abstract: L'invention concerne un transistor (100) à effet tunnel comportant : - un canal (101) réalisé dans un matériau semi-conducteur intrinsèque ; - des régions d'extension de source (102) et de drain (103) de part et d'autre dudit canal (101), ladite région d'extension de source (102) étant réalisée dans un matériau semi-conducteur dopé selon un premier type de dopage P ou N et ladite région d'extension de drain (103) étant réalisée dans un matériau semi-conducteur dopé selon un second type de dopage inverse dudit premier type de dopage ; - des régions conductrices de source (104) et de drain (105) respectivement en contact avec les régions d'extension de source (102) et de drain (103) ; - une structure de grille (106) comportant une couche diélectrique (108) de grille en contact avec ledit canal et une zone de grille (107) agencée de sorte que ladite couche diélectrique de grille est disposée entre ladite zone de grille et ledit canal. Ledit transistor comporte en outre une zone dopée selon le premier type de dopage (120) insérée entre le canal (101) et la région d'extension de drain (103).