公开(公告)号：FR3113767B1

公开(公告)日：2022-12-02

申请号：FR2008832

申请日：2020-08-31

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： NIEBOJEWSKI HEIMANU ,  PLANTIER CHRISTOPHE ,  REBOH SHAY

IPC: H01L21/02 ,  H01L21/84

Abstract: Réalisation d’une structure de transistor comprenant dans cet ordre :- former sur la couche semi-conductrice superficielle et de part et d’autre d’espaceurs isolants, des blocs semi-conducteurs en SixGe1-x, les blocs semi-conducteurs ayant des facettes latérales,- croissance d’une couche à base de silicium sur les blocs semi-conducteurs, de manière à remplir des cavités situées entre lesdites facettes et lesdits espaceurs isolants,- oxydation thermique pour effectuer un enrichissement en germanium de portions semi-conductrices (31a, 31b) de la couche semi-conductrice superficielle (12) disposées de part et d’autre des espaceurs. Figure pour l’abrégé : figure 2F.

公开(公告)号：FR3113981B1

公开(公告)日：2022-08-19

申请号：FR2009167

申请日：2020-09-10

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY ,  COLINGE JEAN-PIERRE

IPC: H01L29/78

Abstract: Procédé de fabrication d’une zone dopée d’un dispositif microélectronique L’invention concerne un procédé de formation d’une région source/drain (51, 52) d’un transistor, comprenant les étapes suivantes : - Fournir un substrat (1) portant un motif de transistor (2), comprenant une portion de base (10) présentant une face supérieure (100) allongée le long d’un axe (x), un canal (20, 21) surmontant la portion de base (10), et un espaceur (4) entourant transversalement une portion latérale (210, 220) du canal (20, 21), - former une couche de protection (40) sur une facette (211a-211i, 221a-221i) du canal, de manière à empêcher une oxydation de la portion latérale (210, 220) du canal (20) - Former une portion d’isolation supplémentaire (110, 120) dans la portion de base (10), par oxydation à partir de la face supérieure (100), - Retirer la couche de protection (40) de façon à exposer la facette (211a-211i, 221a-221i), - Former par épitaxie latérale, la région source/drain (51, 52) à partir de ladite facette (211a-211i, 221a-221i). Figure pour l’abrégé : Fig. 2D

公开(公告)号：FR3118828A1

公开(公告)日：2022-07-15

申请号：FR2100362

申请日：2021-01-14

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY ,  LARREY VINCENT ,  FOURNEL FRANK

IPC: H01L21/762 ,  H01L21/203 ,  H01L21/763

Abstract: Titre Procédé de collage direct de substrats L’invention concerne un procédé de collage direct d’un premier substrat S1 sur un deuxième substrat S2. Il comprend : • la mise en contact des substrats par des première et deuxième surfaces dites de collage, de sorte à former une interface de collage I entre eux, puis • l’application d’un traitement thermique adapté pour fermer ladite interface de collage I. Le procédé comprend en outre, avant l’étape de mise en contact, la formation, sur le premier substrat et/ou sur le deuxième substrat, d’une couche de collage 13, 23 en un matériau semi-conducteur amorphe comportant des éléments dopants, une face de ladite couche de collage constituant une des deux surfaces de collage. Le procédé permet de fabriquer, à basse température (inférieure à 900°C), une structure composite comprenant, au niveau de l’interface I, une couche susceptible d’être électriquement conductrice, de sorte que cette structure soit adaptée à l’intégration monolithique en 3D de composants microélectroniques. Figure pour l’abrégé : Fig. 2B

公开(公告)号：FR3088482B1

公开(公告)日：2021-05-14

申请号：FR1860317

申请日：2018-11-08

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  CHAO ROBIN ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/8232 ,  H01L21/8258 ,  H01L21/84 ,  H01L29/78

Abstract: Réalisation d'un transistor à structure de canal contrainte comprenant,: a) prévoir un empilement comportant une alternance de premiers barreaux de deuxièmes barreaux semi-conducteurs, b) réaliser une grille factice, c) former des espaceurs isolants (23a, 23b), d) réaliser des blocs (47a, 47b) de mise en contrainte de part et d'autre et contre les espaceurs isolants de manière exercer une contrainte en tension ou en compression sur les espaceurs isolants (23a, 23b), puis, e) retirer la grille factice de sorte à libérer une ouverture entre les espaceurs isolants (23a, 23b), f) former dans ladite ouverture une grille de remplacement.

公开(公告)号：FR3090195B1

公开(公告)日：2021-04-02

申请号：FR1873209

申请日：2018-12-18

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY

IPC: H01L21/8234

Abstract: L’invention concerne un procédé de fabrication d’un transistor à effet de champ (1), comprenant les étapes de : -fourniture d’une structure incluant une première couche de matériau semi-conducteur (102), une deuxième couche de matériau semi-conducteur dopé (103) disposée sur la première couche de matériau-semi-conducteur et présentant une composition différente de celle de la première couche (102), deux espaceurs (120) en matériau diélectrique disposés sur la deuxième couche de matériau semi-conducteur (103) et séparés par une gorge (140), ladite deuxième couche de matériau semi-conducteur étant accessible au fond de ladite gorge (140) ; -gravure de la deuxième couche de matériau semi-conducteur au fond de ladite gorge jusqu’à atteindre ladite première couche de matériau semi-conducteur et de façon à conserver la première couche de matériau semi-conducteur sous lesdits espaceurs de part et d’autre de ladite gorge (140) ; puis -formation d’un empilement de grille (150) dans ladite gorge. Figure à publier avec l’abrégé : Fig. 11

公开(公告)号：FR3090191A1

公开(公告)日：2020-06-19

申请号：FR1872765

申请日：2018-12-12

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY ,  BOUREAU VICTOR ,  MAITREJEAN SYLVAIN

IPC: H01L21/02 ,  H01L29/78

Abstract: Procédé de réalisation d’un substrat semi-conducteur (100), comprenant la mise en œuvre des étapes suivantes : - réalisation d’une couche superficielle (106) disposée sur une couche diélectrique enterrée (104) et comprenant une région (110) de semi-conducteur contraint ; - réalisation d’un masque de gravure (114) sur la couche superficielle, recouvrant une partie de la région de semi-conducteur contraint ;- gravure de la couche superficielle selon un motif du masque de gravure, révélant au moins un premier bord latéral (118) formé par une première portion (120) de semi-conducteur contraint appartenant à ladite partie de la région de semi-conducteur contraint et qui est en contact avec la couche diélectrique enterrée ;- modification de la première portion de semi-conducteur contraint en une deuxième portion de matériau formant un élément d’appui mécanique disposé contre la région de semi-conducteur contraint ;- retrait du masque de gravure. Figure pour l’abrégé : figure 7.

公开(公告)号：FR3088481A1

公开(公告)日：2020-05-15

申请号：FR1871512

申请日：2018-11-14

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY

IPC: H01L21/02 ,  H01L21/335 ,  H01L21/302

Abstract: L'invention concerne un procédé de fabrication d'un transistor à effet de champ (1), comprenant les étapes de : -fourniture d'une structure incluant une première couche de Silicium (102) et une deuxième couche en alliage de SiGe (103) recouvrant la première couche de Silicium ; -formation d'une grille sacrificielle (110) recouverte d'un masque dur (116) sur ladite deuxième couche (103) en alliage de SiGe ; -gravure de la deuxième couche (103) en alliage de SiGe selon le motif du masque dur (116) pour délimiter un élément (113) en alliage de SiGe dans la deuxième couche (103) ; -formation d'espaceurs (120) sur la première couche (102) de Silicium de part et d'autre de la grille sacrificielle (110) et dudit élément (113) ; -retrait de la grille sacrificielle (110) ; -enrichissement en Germanium de la première couche (102) disposée sous ledit élément (113) par un procédé de condensation de Germanium.

公开(公告)号：FR3087046A1

公开(公告)日：2020-04-10

申请号：FR1859238

申请日：2018-10-05

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY ,  COQUAND REMI

IPC: H01L21/335 ,  H01L21/22 ,  H01L21/308 ,  H01L21/324 ,  H01L29/786

Abstract: Réalisation d'une structure pour transistor, à barreaux semi-conducteurs disposés les uns au-dessus des autres et aptes à former au moins une région de canal du transistor, le procédé comprenant une croissance d'un matériau semi-conducteur autour de barreaux semi-conducteurs disposés les uns au-dessus des autres, tout en conservant lors de cette croissance un barreau factice (15) situé au-dessus des barreaux semi-conducteurs (5an 5b, 5c) afin de limiter l'épaisseur de matériau semi-conducteur formée et/ou rendre cette épaisseur uniforme d'un barreau à l'autre.

公开(公告)号：FR3060838B1

公开(公告)日：2019-05-31

申请号：FR1662529

申请日：2016-12-15

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  AUGENDRE EMMANUEL ,  COQUAND REMI ,  LOUBET NICOLAS

IPC: H01L21/335 ,  H01L21/306 ,  H01L29/775

Abstract: Procédé de réalisation d'un dispositif semi-conducteur (100), comportant : a) gravure d'un empilement d'une couche d'un deuxième semi-conducteur cristallin disposée entre un substrat (104) et une couche d'un premier semi-conducteur cristallin, le deuxième semi-conducteur étant différent du premier semi-conducteur et soumis à une contrainte en compression, formant un empilement de nanofils, b) réalisation d'une grille factice et d'espaceurs externes (112), recouvrant une partie de l'empilement de nanofils formée de portions (114) des nanofils, c) gravure de l'empilement de nanofils telle que seule ladite partie de l'empilement soit conservée, d) suppression de la portion du nanofil de deuxième semi-conducteur, e) dépôt, dans un espace formé par cette suppression, d'une portion de matériau sacrificiel, f) réalisation de régions de source et drain (118, 120) et d'espaceurs internes (142), g) suppression de la grille factice et de la portion de matériau sacrificiel, h) réalisation d'une grille (128).

公开(公告)号：FR3070089A1

公开(公告)日：2019-02-15

申请号：FR1757673

申请日：2017-08-11

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： COQUAND REMI ,  LOUBET NICOLAS ,  REBOH SHAY ,  CHAO ROBIN

IPC: H01L21/70 ,  H01L21/8222

Abstract: Réalisation d'un dispositif microélectronique comprenant une structure semi-conductrice dotée de barreaux semi-conducteurs disposés les uns au-dessus des autres, le procédé comprenant les étapes de : - réalisation sur un support, d'une structure empilée comportant une alternance de premiers barreaux à base d'un premier matériau et ayant une première dimension critique, et de deuxièmes barreaux (142, 144, 146) à base d'un deuxième matériau, le deuxième matériau étant semi-conducteur, les deuxièmes barreaux ayant une deuxième dimension critique supérieure à la première dimension critique, puis, - dopage en surface de portions latérales (15) saillantes des deuxièmes barreaux avant formation de bloc de source et de drain sur ces portions.