公开(公告)号：DE112012000233B4

公开(公告)日：2016-11-10

申请号：DE112012000233

申请日：2012-01-06

Applicant: GLOBALFOUNDRIES INC

Inventor： ABOU-KHALIL MICHAEL J ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  LI JUNJUN

IPC: H01L29/66

Abstract: Verfahren, aufweisend: Bilden einer gemeinsamen P-Wanne (12) auf einer vergrabenen Isolatorschicht (28b) eines Silicium-auf-Isolator-Wafers (28) in einer oberen Silicium-Dünnschicht des Silicium-auf-Isolator-Wafers (28c); und Bilden einer Vielzahl von gesteuerten Silicium-Gleichrichtern (10) in der gemeinsamen P-Wanne, so dass N+-Diffusionskathoden (20) von jedem aus der Vielzahl der gesteuerten Silicium-Gleichrichter durch die gemeinsame P-Wanne zusammengekoppelt werden, wobei das Bilden der Vielzahl der gesteuerten Silicium-Gleichrichter Folgendes enthält: Bilden von von der gemeinsamen P-Wanne umgebenen N-Wannen (14) in der oberen Silicium-Dünnschicht, so dass sich ein entsprechendes Paar der entsprechenden N+-Diffusionskathoden an gegenüberliegenden Seiten jeder N-Wanne befindet, wobei jede N-Wanne eine Vielzahl von P+-Diffusionsanoden (16) der jeden N-Wanne und einen N-Wannen-Kontakt (18) der jeden N-Wanne aufweist, Bilden von P-Wannen-Kontakten (22) in der gemeinsamen P-Wanne; und Bilden einer P+-Diffusionsstruktur (26) in der gemeinsamen P-Wanne, wobei die P+-Diffusionsstruktur jeden der P-Wannen-Kontakte verbindet, wobei die P+-Diffusionsstruktur jede N-Wanne und das entsprechende Paar der N+-Diffusionskathoden an den gegenüberliegenden Seiten der jeden N-Wanne umgibt.

公开(公告)号：DE112012000264B4

公开(公告)日：2018-10-31

申请号：DE112012000264

申请日：2012-01-20

Applicant: GLOBALFOUNDRIES INC

Inventor： ABOU-KHALIL MICHAEL J ,  GAUTHIER ROBERT J JR ,  LEE TOM C ,  LI JUNJUN ,  SOUVICK MITRA ,  PUTNAM CHRISTOPHER S

IPC: H01L21/84 ,  G06F17/50 ,  H01L21/8249 ,  H01L23/60 ,  H01L27/12

Abstract: Verfahren zum Fertigen einer Lateraldiode (56) zum Schutz vor elektrostatischer Entladung mit einem asymmetrischen Kopf-Verengung-Körper Aufbau für deren Kathode und deren Anode in einer Halbleiterschicht (14) eines Halbleiter-auf-Isolator(SOI)-Substrats, wobei das SOI-Substrat eine vergrabene dielektrische Schicht (16) und einen Handhabungs-Wafer (12) beinhaltet, der von der Halbleiterschicht durch die vergrabene dielektrische Schicht getrennt ist, wobei das Verfahren aufweist:Ausbilden einer Kathode (28, 48a, 49a; 28, 49a, 50a; 30, 48b, 49b; 30, 50b, 49b), die einen ersten Bereich (48a; 50a; 48b; 50b) mit einem ersten Leitfähigkeitstyp und eine erste Breite in der Halbleiterschicht aufweist;Ausbilden einer Anode (40; 42), die einen ersten Bereich (40; 42) mit einem zweiten Leitfähigkeitstyp in der Halbleiterschicht aufweist, wobei die Anode im Verhältnis zu der Kathode so angeordnet ist, dass der erste Bereich der Anode mit dem ersten Bereich der Kathode entlang eines p-n-Übergangs (54; 52) deckungsgleich ist und der p-n-Übergang eine zweite Breite gemessen in einer Richtung parallel zu der ersten Breite und geringer als die erste Breite des ersten Bereichs gemessen an einer Stelle, die seitlich von dem p-n-Übergang beabstandet ist, aufweist;Ausbilden zumindest eines dielektrischen Bereichs (20a, 20b, 20c) in der Halbleiterschicht, der sich von einer oberen Fläche (13) der Halbleiterschicht bis zu der vergrabenen dielektrischen Schicht erstreckt, wobei der zumindest eine dielektrische Bereich den p-n-Übergang in eine Vielzahl von Teilstücken einzelner Breiten aufteilt, die insgesamt die zweite Breite festlegen;Ausbilden einer ersten Maskenstruktur (24; 26) auf der oberen Fläche der Halbleiterschicht, die eine erste Seitenkante (66; 69) und eine zweite Seitenkante (67; 68) aufweist, die jeweils mit den ersten und zweiten Breiten ausgerichtet sind, wobei der zumindest eine dielektrische Bereich eine erste Seitenkante (58; 60) aufweist, die mit den ersten und zweiten Breiten ausgerichtet ist, und sich die erste Seitenkante des zumindest einen dielektrischen Bereichs zwischen den ersten und zweiten Seitenkanten der ersten Maskenstruktur befindet; undImplantieren eines zweiten Dotierstoffs (36) in die Halbleiterschicht, um einen zweiten Bereich (28; 30) der Kathode auszubilden, der denselben Leitfähigkeitstyp wie der erste Bereich der Kathode und eine höhere elektrische Leitfähigkeit als der erste Bereich der Kathode aufweist, wobei die zweite Seitenkante der ersten Maskenstruktur eine Grenze zwischen dem ersten Bereich der Kathode und dem zweiten Bereich der Kathode definiert,wobei das Ausbilden der Anode, die den ersten Bereich mit dem zweiten Leitfähigkeitstyp in der Halbleiterschicht beinhaltet, aufweist:Implantieren eines ersten Dotierstoffs (46) in die Halbleiterschicht, um den ersten Bereich der Anode auszubilden, wobei die erste Maskenstruktur den ersten Bereich der Kathode während der Implantation des ersten Dotierstoffs bedeckt und die erste Seitenkante der ersten Maskenstruktur vertikal mit dem p-n-Übergang ausgerichtet ist,wobei der zweite Bereich der Kathode und der erste Bereich der Anode Dotierungsniveaus aufweisen, die im Bereich von stark dotierten Halbleitern (heavily doped semiconductors) sind, wobei der erste Bereich der Kathode ein Dotierungsniveau aufweist, das niedriger als Dotierungsniveau der stark dotierten Halbleiter ist.