公开(公告)号：DE102012217489B4

公开(公告)日：2017-04-20

申请号：DE102012217489

申请日：2012-09-26

Applicant: GLOBALFOUNDRIES INC

Inventor： WEHELLA-GAMAGE DEEPAL ,  ONTALUS VIOREL

IPC: H01L21/336 ,  H01L21/283 ,  H01L21/76 ,  H01L21/84 ,  H01L29/78

Abstract: Verfahren zum Bilden eines Transistors, aufweisend: Erzeugen einer Transistorzone (123a, 123b) in einem Substrat; wobei die Transistorzone (123a, 123b) durch eine oder mehrere Zonen flacher Grabenisolierungen (STI) (105), die in dem Substrat gebildet sind, von dem Rest des Substrats getrennt wird, so dass sie eine Kanalzone, eine Source-Zone und eine Drain-Zone aufweist; wobei die STI-Zonen (105) eine Höhe aufweisen, die höher als die Transistorzone (123a, 123b) des Substrats ist; und wobei die Kanalzone einen auf ihr befindlichen Gate-Stapel aufweist; Bilden von Abstandhaltern an Seitenwänden der STI-Zonen (105) über der Transistorzone (123a, 123b); Erzeugen von Aussparungen (203) in der Source-Zone und der Drain-Zone, wobei die Abstandhalter (202) zumindest einen Abschnitt des Materials des Substrats unterhalb der Abstandhalter entlang Seitenwänden der STI-Zonen (105) schützen; und epitaxiales Anwachsen von Source- und Drain-Zone des Transistors in den Aussparungen (203).

公开(公告)号：DE112011101433B4

公开(公告)日：2019-01-24

申请号：DE112011101433

申请日：2011-04-08

Applicant: GLOBALFOUNDRIES INC

Inventor： CHAN KEVIN K ,  DUBE ABHISHEK ,  HOLT JUDSON R ,  LI JINGHONG ,  NEWBURY JOSEPH S ,  ONTALUS VIOREL ,  PARK DAE-GYU ,  ZHU ZHENGMAO

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/161

Abstract: Halbleiterstruktur, die Folgendes umfasst:mindestens einen FET-Gate-Stapel (18), der sich auf einer oberen Oberfläche eines Halbleitersubstrats (12) befindet, wobei innerhalb des Halbleitersubstrats (12) an der Standfläche des mindestens einen FET-Gate-Stapels ein Source-Erweiterungsbereich (28), ein Drain-Erweiterungsbereich (28) sowie ein Bauelementkanal (40) ausgebildet sind, wobei sich der Bauelementkanal (40) zwischen dem Source-Erweiterungsbereich (28) und dem Drain-Erweiterungsbereich (28) und unterhalb des mindestens einen Gate-Stapels befindet;eingebettete Stressorelemente (34), die sich auf entgegengesetzten Seiten des mindestens einen FET-Gate-Stapels (18) und in dem Halbleiter-Substrat (12) befinden, wobei jedes der eingebetteten Stressorelemente eine untere Schicht eines ersten dotierten Epitaxie-Halbleitermaterials (36) mit einer Gitterkonstante, die sich von einer Gitterkonstante des Halbleitersubstrats unterscheidet und eine Verspannung in den Bauelementkanal überträgt, und eine obere Schicht eines zweiten dotierten Epitaxie-Halbleitermaterials (38) umfasst, die sich auf der unteren Schicht befindet, wobei die untere Schicht des ersten dotierten Epitaxie-Halbleitermaterials im Vergleich mit der oberen Schicht des zweiten dotierten Epitaxie-Halbleitermaterials einen geringeren Dotierstoffgehalt aufweist, undmindestens eine Dotierstoff-Monoschicht (42), die sich in der oberen Schicht von jedem der eingebetteten Stressorelemente befindet, wobei die mindestens eine Dotierstoff-Monoschicht mit einem Rand entweder des Source-Erweiterungsbereichs oder des Drain-Erweiterungsbereichs in direktem Kontakt steht.