公开(公告)号：DE102013210839A1

公开(公告)日：2013-12-19

申请号：DE102013210839

申请日：2013-06-11

Applicant: IBM

Inventor： ALEXANDER KHARY J ,  BELMAR BRETON F ,  JACOBI CHRISTIAN ,  PHILLEY RANDALL W ,  SAPORITO ANTHONY ,  SLEGEL TIMOTHY J

IPC: G06F9/52 ,  G06F9/38 ,  G06F9/46

Abstract: Das Verarbeiten von Transaktionen innerhalb einer Datenverarbeitungsumgebung wird durch das Durchführen von Aktionen erleichtert, um die Chancen für das erfolgreiche Ausführen einer Transaktion zu erhöhen. Ein Zähler wird gepflegt, der einen Zählwert dessen bereitstellt, wie oft eine Transaktion abgebrochen wurde. Der Zähler erhöht den Zählwert bei jedem Abbruch der Transaktion und wird auf bei erfolgreichem Ausführen der Transaktion oder einer Unterbrechung, die zu keiner weiteren erneuten Ausführung der Transaktion führt, auf null gesetzt. Wenn der Zählwert einen Schwellenwert erreicht, wird eine Unterbrechung dargeboten, und die Transaktionsausführung ist nicht erfolgreich. Bevor der Zählwert den Schwellenwert erreicht, können jedoch eine Anzahl von Aktionen durchgeführt werden, um die Chancen für ein erfolgreiches Ausführen der Transaktion zu erhöhen. Zu diesen Aktionen gehören Aktionen, die innerhalb des die Transaktion ausführenden Prozessors durchzuführen sind, und/oder Aktionen, die gegen in Konflikt stehende Prozessoren durchzuführen sind.

公开(公告)号：GB2503437A

公开(公告)日：2014-01-01

申请号：GB201211273

申请日：2012-06-26

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  JACOBI CHRISTIAN ,  SLEGEL TIMOTHY J ,  ALEXANDER KHARY J

IPC: G06F12/08 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0862

Abstract: A multiprocessor 100 may have a plurality of chips 32 each may have a plurality of cores 11 each comprising inclusive L1, L2 caches (20, 22). Each chip may also have a shared L3 cache 24 and the system may include an L4 cache 26 and memory 34. The system provides for fetching a cache line into a plurality of caches (20 ... 26) of the multilevel inclusive cache arrangement. A fetch request is sent from one cache to the next higher level cache; the request may be a prefetch request. The requested cache line is fetched in a first state, for example a read-only state, into one of the caches and fetched in a second state, such as an exclusive state, into at least one of the other caches.