中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

29 records (took 0.021 seconds)

    Superscalar microprocessor having multipipe dispatch and execution unit
    5.
    发明专利
    Superscalar microprocessor having multipipe dispatch and execution unit 审中-公开
    具有多重分配和执行单位的超级微处理器

    公开(公告)号：JP2005326906A

    公开(公告)日：2005-11-24

    申请号：JP2004134482

    申请日：2004-04-28

    Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

    Inventor： BUSADA FADI Y ,  GETZLAFF KLAUS ,  KRYGOWSKI CHRISTOPER A ,  SLEGEL TIMOTHY J

    IPC: G06F9/38 ,  G06F9/30

    Abstract: PROBLEM TO BE SOLVED: To efficiently dispatch and execute a multicycle command and a complicated command in a fixed point unit (FXU). SOLUTION: In this superscalor microprocessor unit, some numbers of control signals are generated in a dispatch unit to be dispatched to the fixed point unit (FXU) together with the command, so as to dispatch and execute the multicycle complicated command. A plurality of execution pipes corresponds to command dispatch ports, and an execution unit has the fixed point unit (FXU) including three execution data flow pipes X, Y, Z and one control pipe, and executes the commands on a usable FXU pipe. Consequently, optimum performance is attained and flexibility is obtained without complicating other elements. Actual execution is carried out in the FXU not in a decode/dispatch unit without depending on decomposition by a compiler. COPYRIGHT: (C)2006,JPO&NCIPI

    Abstract translation: 要解决的问题：在固定点单元（FXU）中有效地调度和执行多循环命令和复杂命令。 解决方案：在该超标量微处理器单元中，在调度单元中产生一些数量的控制信号，并与命令一起发送到定点单元（FXU），以便分派和执行多周期复杂命令。 多个执行管道对应于命令分配端口，执行单元具有包括三个执行数据流管道X，Y，Z和一个控制管道的定点单元（FXU），并且在可用的FXU管道上执行命令。 因此，获得最佳性能并获得灵活性而不使其他元件复杂化。 实际执行在FXU中不在解码/调度单元中进行，而不依赖于编译器的分解。 版权所有（C）2006，JPO＆NCIPI

    CONTROLLING OPERATION OF A RUN-TIME INSTRUMENTATION FACILITY FROM A LESSER-PRIVILEGED STATE
    7.
    发明专利
    CONTROLLING OPERATION OF A RUN-TIME INSTRUMENTATION FACILITY FROM A LESSER-PRIVILEGED STATE 未知

    公开(公告)号：SG11201404861QA

    公开(公告)日：2014-09-26

    申请号：SG11201404861Q

    申请日：2013-03-01

    Applicant: IBM

    Inventor： FARRELL MARK S ,  GAINEY JR CHARLES W ,  MITRAN MARCEL ,  SHUM CHUNG-LUNG KEVIN ,  SLEGEL TIMOTHY J ,  SMITH BRIAN LEONARD ,  STOODLEY KEVIN A

    IPC: G06F11/34

    Abstract: Aspects relate to enabling and disabling execution of a run-time instrumentation facility. An instruction for execution by the processor in a lesser privileged state is fetched by the processor. It is determined, by the processor, that the run-time instrumentation facility permits execution of the instruction in the lesser-privileged state and that controls associated with the run-time instrumentation facility are valid. The run-time instrumentation facility is disabled based on the instruction being a run-time instrumentation facility off (RIOFF) instruction. The disabling includes updating a bit in a program status word (PSW) of the processor to indicate that run-time instrumentation data should not be captured by the processor. The run-time instrumentation facility is enabled based on the instruction being a run-time instrumentation facility on (RION) instruction. The enabling includes updating the bit in the PSW to indicate that run-time instrumentation data should be captured by the processor.

    Fetching cache lines into a plurality of caches with different states
    8.
    发明专利
    Fetching cache lines into a plurality of caches with different states 未知

    公开(公告)号：GB2503437A

    公开(公告)日：2014-01-01

    申请号：GB201211273

    申请日：2012-06-26

    Applicant: IBM

    Inventor： RECKTENWALD MARTIN ,  JACOBI CHRISTIAN ,  SLEGEL TIMOTHY J ,  ALEXANDER KHARY J

    IPC: G06F12/08 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0862

    Abstract: A multiprocessor 100 may have a plurality of chips 32 each may have a plurality of cores 11 each comprising inclusive L1, L2 caches (20, 22). Each chip may also have a shared L3 cache 24 and the system may include an L4 cache 26 and memory 34. The system provides for fetching a cache line into a plurality of caches (20 ... 26) of the multilevel inclusive cache arrangement. A fetch request is sent from one cache to the next higher level cache; the request may be a prefetch request. The requested cache line is fetched in a first state, for example a read-only state, into one of the caches and fetched in a second state, such as an exclusive state, into at least one of the other caches.

    Erleichtern der Ausführung einer Transaktion nach wiederholten Abbrüchen der Transaktion
    9.
    发明专利
    Erleichtern der Ausführung einer Transaktion nach wiederholten Abbrüchen der Transaktion 未知

    公开(公告)号：DE102013210160A1

    公开(公告)日：2013-12-19

    申请号：DE102013210160

    申请日：2013-05-31

    Applicant: IBM

    Inventor： BELMAR BRENTON F ,  JACOBI CHRISTIAN ,  PHILLEY RANDALL W ,  SLEGEL TIMOTHY J

    IPC: G06F11/30

    Abstract: Das Verarbeiten von Transaktionen innerhalb einer Datenverarbeitungsumgebung wird durch das Durchführen von Aktionen erleichtert, um die Chancen für das erfolgreiche Ausführen einer Transaktion zu erhöhen. Ein Zähler wird gepflegt, der einen Zählwert dessen bereitstellt, wie oft eine Transaktion abgebrochen wurde. Der Zähler erhöht den Zählwert bei jedem Abbruch der Transaktion und wird auf bei erfolgreichem Ausführen der Transaktion oder einer Unterbrechung, die zu keiner weiteren erneuten Ausführung der Transaktion führt, auf null gesetzt. Wenn der Zählwert einen Schwellenwert erreicht, wird eine Unterbrechung dargeboten, und die Transaktionsausführung ist nicht erfolgreich. Bevor der Zählwert den Schwellenwert erreicht, können jedoch eine Anzahl von Aktionen durchgeführt werden, um die Chancen für ein erfolgreiches Ausführen der Transaktion zu erhöhen. Zu diesen Aktionen gehören Aktionen, die innerhalb des die Transaktion ausführenden Prozessors durchzuführen sind, und/oder Aktionen, die gegen in Konflikt stehende Prozessoren durchzuführen sind.

    Für Vorabzugriff unempfindlicher transaktionsgebundener Speicher
    10.
    发明专利
    Für Vorabzugriff unempfindlicher transaktionsgebundener Speicher 未知

    公开(公告)号：DE102016219651A1

    公开(公告)日：2017-04-13

    申请号：DE102016219651

    申请日：2016-10-11

    Applicant: IBM

    Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA ,  SHUM CHUNG-LUNG K ,  SLEGEL TIMOTHY J

    IPC: G06F9/38

    Abstract: Verhindern, dass eine Vorabzugriff-Arbeitsspeicheroperation einen Abbruch einer Transaktion verursacht. Ein lokaler Prozessor empfängt eine Vorabzugriffanforderung von einem entfernt angeordneten Prozessor. Ein Prozessor bestimmt, ob die Vorabzugriffanforderung mit einer Transaktion des lokalen Prozessors in Konflikt steht. Ein Prozessor reagiert auf mindestens eine von i) einer Bestimmung, dass der lokale Prozessor keine Transaktion hat und ii) einer Bestimmung, dass die Vorabzugriffanforderung nicht mit einer Transaktion in Konflikt steht, durch Bereitstellen von angeforderten Vorabzugriffdaten. Ein Prozessor reagiert auf eine Bestimmung, dass die Vorabzugriffanforderung mit einer Transaktion in Konflikt steht, durch Unterdrücken einer Verarbeitung der Vorabzugriffanforderung.

Patent Agency Ranking