公开(公告)号：DE102021129313A1

公开(公告)日：2022-06-15

申请号：DE102021129313

申请日：2021-11-11

Applicant: IBM

Inventor： LLOYD BRYAN ,  CAMPBELL DAVID ,  CHEN BRIAN ,  CORDES ROBERT A

IPC: G06F9/312 ,  G06F9/38

Abstract: Ein Computersystem umfasst eine Speicherwarteschlange, die Speichereinträge hält, und eine Ladewarteschlange, die Ladeeinträge hält, die schlafend auf einen Speichereintrag warten. Ein Prozessor erkennt einen Aufruf, eine Zusammenführungsoperation beim Abarbeiten von Speichervorgängen durchzuführen und erzeugt ein Paar von Speicher-Tags, das ein erstes Speicher-Tag, das einem ersten abzuarbeitenden Speichereintrag entspricht, und ein zweites Speicher-Tag, das einem zweiten abzuarbeitenden Speichereintrag entspricht, aufweist. Der Prozessor stellt fest, dass das Paar von Speicher-Tags ein gerades oder ein ungerades Speicher-Tag ist. Der Prozessor deaktiviert das ungerade Speicher-Tag, das im geraden Paar von Speicher-Tags enthalten ist, wenn er das gerade Paar von Speicher-Tags erkennt, und weckt einen ersten Ladeeintrag, der vom geraden Speicher-Tag abhängt, und einen zweiten Ladeeintrag, der vom ungeraden Speicher-Tag abhängt, auf Grundlage des geraden Speicher-Tag auf, das im geraden Paar von Speicher-Tags enthalten ist, während das ungerade Speicher-Tag deaktiviert ist.