公开(公告)号：EP3036642A4

公开(公告)日：2016-10-05

申请号：EP14837679

申请日：2014-08-19

Applicant: IBM

Inventor： GALBRAITH ROBERT ,  GERHARD ADRIAN C ,  MOERTL DANIEL F

IPC: G06F12/08 ,  G06F3/06 ,  G06F12/0871 ,  G06F12/0886

CPC classification number: G06F12/0871 ,  G06F12/0886 ,  G06F12/12 ,  G06F2212/401 ,  G06F2212/6042 ,  G06F2212/69

公开(公告)号：EP3033686A4

公开(公告)日：2016-08-17

申请号：EP14836867

申请日：2014-08-11

Applicant: IBM

Inventor： BAKKE BRIAN E ,  GERHARD ADRIAN C ,  MOERTL DANIEL F ,  WECKWERTH RICK A

IPC: G06F13/14 ,  G06F3/06 ,  G06F12/08

CPC classification number: G06F3/0659 ,  G06F3/061 ,  G06F3/0658 ,  G06F3/067 ,  G06F3/0683 ,  G06F12/0866

公开(公告)号：DE102013205973A1

公开(公告)日：2013-10-24

申请号：DE102013205973

申请日：2013-04-04

Applicant: IBM

Inventor： GERHARD ADRIAN C ,  GROSBACH LYLE EDWIN ,  MOERTL DANIEL F

IPC: G06F13/12 ,  G06F9/38

Abstract: Es werden ein Verfahren und ein Controller zum Realisieren von Leistungsoptimierung bei Speicheradaptern durch zusammengefasstes Ausführen verketteter Hardware-Operationen sowie eine Entwurfsstruktur bereitgestellt, in der sich die betreffende Controller-Schaltung befindet. Der Controller enthält eine Vielzahl von Hardware-Engines und einen Prozessor. Eine Vielzahl der Befehlsblöcke ist durch Firmware selektiv in einer vordefinierten Kette angeordnet, darunter eine Vielzahl gleichzeitiger Befehlsblöcke. Alle der gleichzeitigen Befehlsblöcke werden in beliebiger Reihenfolge von entsprechenden Hardware-Engines ausgeführt. Anschließend wird der nächste Befehlsblock in der vordefinierten Kette unter Hardware-Steuerung gestartet, ohne dass eine Hardware-Firmware-Verriegelung (HW-FW-Verriegelung) das zusammengefasste Ausführen der gleichzeitigen Befehlsblöcke beeinträchtigt.

公开(公告)号：DE102013205973B4

公开(公告)日：2019-08-29

申请号：DE102013205973

申请日：2013-04-04

Applicant: IBM

Inventor： GERHARD ADRIAN C ,  GROSBACH LYLE EDWIN ,  MOERTL DANIEL F

IPC: G06F13/12 ,  G06F9/38

Abstract: Datenspeichersystem, das aufweist:einen Controller (100), der umfasst:eine Vielzahl von Hardware-Engines (120);einen Prozessor (104),wobei eine Vielzahl von Befehlsblöcken (400) von Firmware (304) selektiv in einer vordefinierten Kette angeordnet werden, darunter eine Vielzahl gleichzeitiger Befehlsblöcke;wobei die gleichzeitigen Befehlsblöcke von entsprechenden Hardware-Engines (120) gleichzeitig ausgeführt und in einer beliebigen Reihenfolge abgeschlossen werden, undwobei ein nächster Befehlsblock in der vordefinierten Kette unter Hardware-Steuerung gestartet wird ohne jegliche Hardware-Firmware (HW-FW)-Verriegelung mit dem zusammengefassten Ausführen der gleichzeitigen Befehlsblöcke und der Prozessor benachrichtigt wird, wenn die Hardware-Engines (120) die vordefinierte Kette ausgeführt haben.