公开(公告)号：DE102013205973B4

公开(公告)日：2019-08-29

申请号：DE102013205973

申请日：2013-04-04

Applicant: IBM

Inventor： GERHARD ADRIAN C ,  GROSBACH LYLE EDWIN ,  MOERTL DANIEL F

IPC: G06F13/12 ,  G06F9/38

Abstract: Datenspeichersystem, das aufweist:einen Controller (100), der umfasst:eine Vielzahl von Hardware-Engines (120);einen Prozessor (104),wobei eine Vielzahl von Befehlsblöcken (400) von Firmware (304) selektiv in einer vordefinierten Kette angeordnet werden, darunter eine Vielzahl gleichzeitiger Befehlsblöcke;wobei die gleichzeitigen Befehlsblöcke von entsprechenden Hardware-Engines (120) gleichzeitig ausgeführt und in einer beliebigen Reihenfolge abgeschlossen werden, undwobei ein nächster Befehlsblock in der vordefinierten Kette unter Hardware-Steuerung gestartet wird ohne jegliche Hardware-Firmware (HW-FW)-Verriegelung mit dem zusammengefassten Ausführen der gleichzeitigen Befehlsblöcke und der Prozessor benachrichtigt wird, wenn die Hardware-Engines (120) die vordefinierte Kette ausgeführt haben.

公开(公告)号：AT166733T

公开(公告)日：1998-06-15

申请号：AT95480019

申请日：1995-03-08

Applicant: IBM

Inventor： PAULSON PEDER JAMES ,  BLACKMON HERMAN LEE ,  HASELHORST KENT HAROLD ,  DREHMEL ROBERT ALLEN ,  KROLAK DAVID JOHN ,  GROSBACH LYLE EDWIN ,  MARCELLA JAMES ANTHONY

IPC: G06F13/42 ,  G06F13/40

Abstract: A shared bus non-sequential data ordering method and apparatus are provided. A maximum bus width value and a minimum transfer value are identified. A minimum number of sub-transfers is identified responsive to the identified maximum bus width value and the minimum transfer value. A bus unit having a maximum number of chips to receive and/or send data receives data in a predefined order during multiple sub-transfers. During each data sub-transfer, a corresponding predefined word is transferred to each chip of the bus unit.

公开(公告)号：DE102013205973A1

公开(公告)日：2013-10-24

申请号：DE102013205973

申请日：2013-04-04

Applicant: IBM

Inventor： GERHARD ADRIAN C ,  GROSBACH LYLE EDWIN ,  MOERTL DANIEL F

IPC: G06F13/12 ,  G06F9/38

Abstract: Es werden ein Verfahren und ein Controller zum Realisieren von Leistungsoptimierung bei Speicheradaptern durch zusammengefasstes Ausführen verketteter Hardware-Operationen sowie eine Entwurfsstruktur bereitgestellt, in der sich die betreffende Controller-Schaltung befindet. Der Controller enthält eine Vielzahl von Hardware-Engines und einen Prozessor. Eine Vielzahl der Befehlsblöcke ist durch Firmware selektiv in einer vordefinierten Kette angeordnet, darunter eine Vielzahl gleichzeitiger Befehlsblöcke. Alle der gleichzeitigen Befehlsblöcke werden in beliebiger Reihenfolge von entsprechenden Hardware-Engines ausgeführt. Anschließend wird der nächste Befehlsblock in der vordefinierten Kette unter Hardware-Steuerung gestartet, ohne dass eine Hardware-Firmware-Verriegelung (HW-FW-Verriegelung) das zusammengefasste Ausführen der gleichzeitigen Befehlsblöcke beeinträchtigt.

公开(公告)号：DE69502656D1

公开(公告)日：1998-07-02

申请号：DE69502656

申请日：1995-03-08

Applicant: IBM

Inventor： PAULSON PEDER JAMES ,  BLACKMON HERMAN LEE ,  HASELHORST KENT HAROLD ,  DREHMEL ROBERT ALLEN ,  KROLAK DAVID JOHN ,  GROSBACH LYLE EDWIN ,  MARCELLA JAMES ANTHONY

IPC: G06F13/42 ,  G06F13/40

Abstract: A shared bus non-sequential data ordering method and apparatus are provided. A maximum bus width value and a minimum transfer value are identified. A minimum number of sub-transfers is identified responsive to the identified maximum bus width value and the minimum transfer value. A bus unit having a maximum number of chips to receive and/or send data receives data in a predefined order during multiple sub-transfers. During each data sub-transfer, a corresponding predefined word is transferred to each chip of the bus unit.