公开(公告)号：GB2506046B

公开(公告)日：2014-12-03

申请号：GB201322050

申请日：2012-05-03

Applicant: IBM

Inventor： GALBRAITH ROBERT ,  GERHARD ADRIAN ,  WECKWERTH RICK ,  BOWLES BRIAN ,  BAKKE BRIAN ,  MORAN MARK ,  IYER MURALI ,  MOERTL DANIEL ,  RADHAKRISHNAN GOWRISANKAR ,  ZIEBARTH DONALD ,  CARNEVALE MICHAEL

IPC: G06F3/06

Abstract: A method and controller for implementing storage adapter performance optimization with chained hardware operations minimizing hardware and firmware interactions, and a design structure on which the subject controller circuit resides are provided. The controller includes a plurality of hardware engines; and one or more processors. An event queue is coupled to at least one processor notifying the processor of a plurality of predefined events. A control block is designed to control an operation in one of the plurality of hardware engines including the hardware engine writing an event queue entry. A plurality of the control blocks are selectively arranged in a predefined chain to minimize the hardware engine writing event queue entries to the processor.

公开(公告)号：DE112012001611B4

公开(公告)日：2021-05-27

申请号：DE112012001611

申请日：2012-05-03

Applicant: IBM

Inventor： GALBRAITH ROBERT ,  GERHARD ADRIAN ,  WECKWERTH RICK ,  BOWLES BRIAN ,  BAKKE BRIAN ,  MORAN MARK ,  IYER MURALI ,  MOERTL DANIEL ,  RADHAKRISHNAN GOWRISANKAR ,  ZIEBARTH DONALD ,  CARNEVALE MICHAEL

IPC: G06F13/28 ,  G06F3/06

Abstract: Ein Verfahren und eine Steuereinheit zum Realisieren der Leistungsoptimierung von Speicheradaptern mit verketteten Hardwareoperationen, die die Interaktionen zwischen Hardware und Firmware minimieren, sowie eine Schaltungsentwurfsstruktur, auf der sich die Schaltung der betreffenden Steuereinheit befindet. Die Steuereinheit weist eine Vielzahl von Hardwaremodulen auf; und einen oder mehrere Prozessoren. Eine Ereigniswarteschlange ist mit mindestens einem Prozessor verbunden und benachrichtigt den Prozessor über eine Vielzahl von vordefinierten Ereignissen. Ein Steuerblock dient zur Steuerung einer Operation in einem der Vielzahl von Hardwaremodulen, wozu auch das Schreiben eines Ereigniswarteschlangeneintrags durch das Hardwaremodul gehört. Eine Vielzahl der Steuerblöcke ist selektiv in einer vordefinierten Kette angeordnet, um das Schreiben von Ereigniswarteschlangeneinträgen auf den Prozessor durch das Hardwaremodul zu minimieren.

公开(公告)号：DE112012001611T5

公开(公告)日：2014-12-11

申请号：DE112012001611

申请日：2012-05-03

Applicant: IBM

Inventor： GALBRAITH ROBERT ,  GERHARD ADRIAN ,  BAKKE BRIAN ,  RADHAKRISHNAN GOWRISANKAR ,  ZIEBARTH DONALD ,  CARNEVALE MICHAEL ,  IYER MURALI ,  WECKWERTH RICK ,  BOWLES BRIAN ,  MORAN MARK ,  MOERTL DANIEL

IPC: G06F3/06

Abstract: Ein Verfahren und eine Steuereinheit zum Realisieren der Leistungsoptimierung von Speicheradaptern mit verketteten Hardwareoperationen, die die Interaktionen zwischen Hardware und Firmware minimieren, sowie eine Schaltungsentwurfsstruktur, auf der sich die Schaltung der betreffenden Steuereinheit befindet. Die Steuereinheit weist eine Vielzahl von Hardwaremodulen auf; und einen oder mehrere Prozessoren. Eine Ereigniswarteschlange ist mit mindestens einem Prozessor verbunden und benachrichtigt den Prozessor über eine Vielzahl von vordefinierten Ereignissen. Ein Steuerblock dient zur Steuerung einer Operation in einem der Vielzahl von Hardwaremodulen, wozu auch das Schreiben eines Ereigniswarteschlangeneintrags durch das Hardwaremodul gehört. Eine Vielzahl der Steuerblöcke ist selektiv in einer vordefinierten Kette angeordnet, um das Schreiben von Ereigniswarteschlangeneinträgen auf den Prozessor durch das Hardwaremodul zu minimieren.

公开(公告)号：GB2506046A

公开(公告)日：2014-03-19

申请号：GB201322050

申请日：2012-05-03

Applicant: IBM

Inventor： GALBRAITH ROBERT ,  GERHARD ADRIAN ,  WECKWERTH RICK ,  BOWLES BRIAN ,  BAKKE BRIAN ,  MORAN MARK ,  IYER MURALI ,  MOERTL DANIEL ,  RADHAKRISHNAN GOWRISANKAR ,  ZIEBARTH DONALD ,  CARNEVALE MICHAEL

IPC: G06F3/06

Abstract: A method and controller for implementing storage adapter performance optimization with chained hardware operations minimizing hardware and firmware interactions, and a design structure on which the subject controller circuit resides are provided. The controller includes a plurality of hardware engines; and one or more processors. An event queue is coupled to at least one processor notifying the processor of a plurality of predefined events. A control block is designed to control an operation in one of the plurality of hardware engines including the hardware engine writing an event queue entry. A plurality of the control blocks are selectively arranged in a predefined chain to minimize the hardware engine writing event queue entries to the processor.