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    Schreiben von neuen Daten einer ersten Blockgrösse in eine zweite Blockgrösse, wobei ein Write-Write-Modus verwendet wird
    1.
    发明专利
    Schreiben von neuen Daten einer ersten Blockgrösse in eine zweite Blockgrösse, wobei ein Write-Write-Modus verwendet wird 未知

    公开(公告)号：DE112013001108T5

    公开(公告)日：2014-11-06

    申请号：DE112013001108

    申请日：2013-01-29

    Applicant: IBM

    Inventor： MOERTL DANIEL ,  GALBRAITH ROBERT

    IPC: G06F12/00

    Abstract: Vorrichtungen und Verfahren, um neue Daten einer ersten Blockgröße zu schreiben, werden bereitgestellt. Ein bestimmtes Verfahren kann das Schreiben von alten Daten aus einem Zielblock einer zweiten Blockgröße eines Datenlaufwerks in einen ersten Pufferspeicher der zweiten Blockgröße beinhalten. Die alten Daten können gemäß Adressinformationen der alten Daten geschrieben und ohne dass die neuen Daten in dem ersten Pufferspeicher überschrieben werden. Das Verfahren kann des Weiteren das Schreiben von Nullen in einen zweiten Pufferspeicher der zweiten Blockgröße gemäß den Adressinformationen der alten Daten beinhalten. Die in den zweiten Pufferspeicher geschriebenen Nullen können den in den ersten Pufferspeicher geschriebenen alten Daten entsprechen.

    Writing new data of first block size to second block size using write-write mode
    3.
    发明专利
    Writing new data of first block size to second block size using write-write mode 未知

    公开(公告)号：GB2513081A

    公开(公告)日：2014-10-15

    申请号：GB201414385

    申请日：2013-01-29

    Applicant: IBM

    Inventor： MOERTL DANIEL ,  GALBRAITH ROBERT

    IPC: G06F3/06 ,  G06F11/10

    Abstract: Apparatuses and methods to write new data of a first block size are provided. A particular method may include writing old data from a destination block of a second block size of a data drive to a first buffer of the second block size. The old data may be written according to address information of the old data and without overwriting the new data in the first buffer. The method may further include writing zeros to a second buffer of the second block size according to the address information of the old data. The zeros written in the second buffer may correspond with the old data written in the first buffer.

    EIN VERFAHREN, EINE VORRICHTUNG, EIN CONTROLLER, EIN COMPUTERPROGRAMM UND EIN COMPUTERPROGRAMMPRODUKT ZUM SCHREIBEN VON NEUEN DATEN EINER ERSTEN BLOCKGRÖSSE IN EINE ZWEITE BLOCKGRÖSSE, WOBEI EIN WRITE-WRITE-MODUS VERWENDET WIRD
    4.
    发明专利
    EIN VERFAHREN, EINE VORRICHTUNG, EIN CONTROLLER, EIN COMPUTERPROGRAMM UND EIN COMPUTERPROGRAMMPRODUKT ZUM SCHREIBEN VON NEUEN DATEN EINER ERSTEN BLOCKGRÖSSE IN EINE ZWEITE BLOCKGRÖSSE, WOBEI EIN WRITE-WRITE-MODUS VERWENDET WIRD 未知

    公开(公告)号：DE112013001108B4

    公开(公告)日：2020-09-17

    申请号：DE112013001108

    申请日：2013-01-29

    Applicant: IBM

    Inventor： MOERTL DANIEL ,  GALBRAITH ROBERT

    IPC: G06F12/00 ,  G06F3/06 ,  G06F11/10 ,  G06F12/04

    Abstract: Verfahren (400; 600) zum Schreiben von Daten einer ersten Blockgröße, wobei das Verfahren aufweist:durch den Speichercontroller (120, 125; 200) Empfangen (405; 605) von ersten Daten (225) der ersten Blockgröße von einem Host (105, 110; 250) mit einem Betriebssystem (265), das so konfiguriert ist, dass es auf Blöcke der ersten Blockgröße zugreift;durch den Speichercontroller Schreiben (410; 610) der ersten Daten, die in einen Zielblock (288) einer zweiten Blockgröße eines Datenspeicherlaufwerks (140, 145, 150, 155; 285) zu schreiben sind, in einen ersten Pufferspeicher (305; 505; 705) der zweiten Blockgröße (320, 325; 720, 725), wobei die alten Daten gemäß Adressinformationen der alten Daten geschrieben werden und wobei der erste Block neue Daten enthält;durch den Speichercontroller Lesen (415; 615) zweiter Daten (287; 730, 735) aus dem Zielblock des Datenspeicherlaufwerks, wobei der Zielblock die zweite Blockgröße aufweist;durch den Speichercontroller Erzeugen (416; 616), in Abhängigkeit von einem Vergleich der ersten Blockgröße und der zweiten Blockgröße und vor dem Erzeugen von Paritätsinformationen, eines Hinweises, ob eine Write-Write-Operation zum Schreiben der ersten Daten in das Datenspeicherlaufwerk erfolgen soll, unddurch den Speichercontroller Schreiben (425; 625) von Nullen (732, 737) in einen zweiten Pufferspeicher (310) der zweiten Blockgröße gemäß den Adressinformationen der alten Daten, wobei die in den zweiten Pufferspeicher geschriebenen Nullen den in den ersten Pufferspeicher geschriebenen alten Daten entsprechen.

    Umsetzen einer Autorisierungsmodellverarbeitung mit Blockeinheitenbereichsgranularität in Capi-Adaptern
    5.
    发明专利
    Umsetzen einer Autorisierungsmodellverarbeitung mit Blockeinheitenbereichsgranularität in Capi-Adaptern 未知

    公开(公告)号：DE112015004459T5

    公开(公告)日：2017-06-14

    申请号：DE112015004459

    申请日：2015-11-12

    Applicant: IBM

    Inventor： BAKKE BRIAN E ,  GERHARD ADRIAN ,  MOERTL DANIEL

    IPC: G06F21/62

    Abstract: Es werden ein Verfahren, ein System und ein Computerprogrammprodukt zum Umsetzen einer Autorisierungsmodellverarbeitung mit Blockbereichsgranularität in CAPI-(Coherent Accelerator Processor Interface)Adaptern bereitgestellt. Der CAPI-Adapter beinhaltet eine Autorisierungstabelle und eine Dateisystem-Authentifizierungsfunktion zum Authentifizieren von Datenzugriffen für einen Client mit einer Speicherbereichsgranularität und zum Verhindern des unbefugten Zugriffs einer Anwendung auf Daten in dem CAPI-Adapter. Jeder Autorisierungstabelleneintrag stellt für den CAPI-Client eine CAPI-Client-Kennung (ID), einen CAPI-Serverregisterraum, der dem CAPI-Client das Ressourceneigentumsrecht zuweist, mit einem CAPI-Satz von zulässigen Funktionen bereit.

    Storage adapter performance optimization
    6.
    发明专利
    Storage adapter performance optimization 未知

    公开(公告)号：GB2506046B

    公开(公告)日：2014-12-03

    申请号：GB201322050

    申请日：2012-05-03

    Applicant: IBM

    Inventor： GALBRAITH ROBERT ,  GERHARD ADRIAN ,  WECKWERTH RICK ,  BOWLES BRIAN ,  BAKKE BRIAN ,  MORAN MARK ,  IYER MURALI ,  MOERTL DANIEL ,  RADHAKRISHNAN GOWRISANKAR ,  ZIEBARTH DONALD ,  CARNEVALE MICHAEL

    IPC: G06F3/06

    Abstract: A method and controller for implementing storage adapter performance optimization with chained hardware operations minimizing hardware and firmware interactions, and a design structure on which the subject controller circuit resides are provided. The controller includes a plurality of hardware engines; and one or more processors. An event queue is coupled to at least one processor notifying the processor of a plurality of predefined events. A control block is designed to control an operation in one of the plurality of hardware engines including the hardware engine writing an event queue entry. A plurality of the control blocks are selectively arranged in a predefined chain to minimize the hardware engine writing event queue entries to the processor.

    STORAGE CLASS MEMORY
    7.
    发明专利
    STORAGE CLASS MEMORY 未知

    公开(公告)号：DE112020006443T5

    公开(公告)日：2022-12-15

    申请号：DE112020006443

    申请日：2020-12-09

    Applicant: IBM

    Inventor： MOERTL DANIEL ,  JAMSEK DAMIR ,  MARTIN ANDREW ,  POZIDIS CHARALAMPOS ,  GALBRAITH ROBERT ,  EKMAN JEREMY ,  HARRISON ABBY ,  GRABOWSKI GERLAD ,  NORGAARD STEVEN

    IPC: G06F12/16

    Abstract: Ein Arbeitsspeichersystem und Verfahren zum Speichern von Daten in einem oder mehreren Speicherchips umfasst: eine oder mehrere Speicherkarten, wobei jede eine Mehrzahl von Speicherchips aufweist, und jeder Chip eine Mehrzahl von Dies mit einer Mehrzahl von Speicherzellen aufweist; einen Arbeitsspeicher-Controller, der ein Übersetzungsmodul aufweist, wobei das Übersetzungsmodul ferner aufweist: eine Tabelle einer Übersetzung von logisch in virtuell (LVT) mit einer Mehrzahl von Einträgen, wobei jeder Eintrag in der LVT konfiguriert ist, um eine logische Adresse einer virtuellen Blockadresse (VBA) zuzuordnen, wobei die VBA einer Gruppe der Speicherzellen auf der einen oder den mehreren Speicherkarten entspricht, wobei jeder Eintrag in der LVT ferner eine Schreibabnutzungsebenen-Zählung, um die Anzahl von Schreiboperationen in die VBA zu verfolgen, die diesem LVT-Eintrag zugeordnet sind, und eine Leseabnutzungsebenen-Zählung umfasst, um die Anzahl von Leseoperationen für die VBA zu verfolgen, die diesem LVT-Eintrag zugeordnet sind.

    Storage adapter performance optimization
    8.
    发明专利
    Storage adapter performance optimization 未知

    公开(公告)号：GB2506046A

    公开(公告)日：2014-03-19

    申请号：GB201322050

    申请日：2012-05-03

    Applicant: IBM

    Inventor： GALBRAITH ROBERT ,  GERHARD ADRIAN ,  WECKWERTH RICK ,  BOWLES BRIAN ,  BAKKE BRIAN ,  MORAN MARK ,  IYER MURALI ,  MOERTL DANIEL ,  RADHAKRISHNAN GOWRISANKAR ,  ZIEBARTH DONALD ,  CARNEVALE MICHAEL

    IPC: G06F3/06

    Abstract: A method and controller for implementing storage adapter performance optimization with chained hardware operations minimizing hardware and firmware interactions, and a design structure on which the subject controller circuit resides are provided. The controller includes a plurality of hardware engines; and one or more processors. An event queue is coupled to at least one processor notifying the processor of a plurality of predefined events. A control block is designed to control an operation in one of the plurality of hardware engines including the hardware engine writing an event queue entry. A plurality of the control blocks are selectively arranged in a predefined chain to minimize the hardware engine writing event queue entries to the processor.

    Optimierung der Leistung von Speicheradaptern
    9.
    发明专利
    Optimierung der Leistung von Speicheradaptern 未知

    公开(公告)号：DE112012001611B4

    公开(公告)日：2021-05-27

    申请号：DE112012001611

    申请日：2012-05-03

    Applicant: IBM

    Inventor： GALBRAITH ROBERT ,  GERHARD ADRIAN ,  WECKWERTH RICK ,  BOWLES BRIAN ,  BAKKE BRIAN ,  MORAN MARK ,  IYER MURALI ,  MOERTL DANIEL ,  RADHAKRISHNAN GOWRISANKAR ,  ZIEBARTH DONALD ,  CARNEVALE MICHAEL

    IPC: G06F13/28 ,  G06F3/06

    Abstract: Ein Verfahren und eine Steuereinheit zum Realisieren der Leistungsoptimierung von Speicheradaptern mit verketteten Hardwareoperationen, die die Interaktionen zwischen Hardware und Firmware minimieren, sowie eine Schaltungsentwurfsstruktur, auf der sich die Schaltung der betreffenden Steuereinheit befindet. Die Steuereinheit weist eine Vielzahl von Hardwaremodulen auf; und einen oder mehrere Prozessoren. Eine Ereigniswarteschlange ist mit mindestens einem Prozessor verbunden und benachrichtigt den Prozessor über eine Vielzahl von vordefinierten Ereignissen. Ein Steuerblock dient zur Steuerung einer Operation in einem der Vielzahl von Hardwaremodulen, wozu auch das Schreiben eines Ereigniswarteschlangeneintrags durch das Hardwaremodul gehört. Eine Vielzahl der Steuerblöcke ist selektiv in einer vordefinierten Kette angeordnet, um das Schreiben von Ereigniswarteschlangeneinträgen auf den Prozessor durch das Hardwaremodul zu minimieren.

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