公开(公告)号：GB2512548A

公开(公告)日：2014-10-01

申请号：GB201412792

申请日：2012-12-10

Applicant: IBM

Inventor： SCHAFFER SCOTT JEFFREY ,  NAGAHARA RIKA ,  MATSUO HISATO

IPC: G06F15/167 ,  G06F9/54

Abstract: A method for equalizing the bandwidth of requesters using a shared memory system is disclosed. In one embodiment, such a method includes receiving multiple access requests to access a shared memory system. Each access request originates from a different requester coupled to the shared memory system. The method then determines which of the access requests has been waiting the longest to access the shared memory system. The access requests are then ordered so that the access request that has been waiting the longest is transmitted to the shared memory system after the other access requests. The requester associated with the longest-waiting access request may then transmit additional access requests to the shared memory system immediately after the longest-waiting access request has been transmitted. A corresponding apparatus and computer program product are also disclosed.

公开(公告)号：DE112011103916B4

公开(公告)日：2021-11-25

申请号：DE112011103916

申请日：2011-10-06

Applicant: IBM

Inventor： MATSUO HISATO ,  NAGAHARA RIKA ,  OHTANI KENJI

IPC: G06F12/06 ,  G06F3/00 ,  G06F13/16

Abstract: Speicherzugriffseinheit für gemeinsame Nutzung eines Speichers (43) für Hauptspeicher (452) mehrerer CPUs (49) und einen Datenpuffer (451) anderer Funktionsblöcke, wobei die Einheit aufweist:mehrere CPUs (49) nutzen einen Speicher (43) als Hauptspeicher (452);andere Funktionsblöcke nutzen den Speicher (43) als diesen Datenpuffer (451);eine mit einem Bus (48) für die CPUs (49) verbundene CPU-Schnittstellenschaltung (52), um Speicherzugriffsanfragen von den mehreren CPUs zu steuern; undeine mit der CPU-Schnittstellenschaltung (52) verbundene Speichersteuereinheit (46), um Speicherzugriffs(CPU-Zugriffs- und Funktionsblockzugriffs)-Anfragen von den CPUs (49) und den Funktionsblöcken zu arbitrieren;wobei die CPU-Schnittstellenschaltung (52)Speicherzugriffsanfragen von den mehreren CPUs (49) zurückhält,eine Adresse, einen Datenübertragungsmodus und einen Datenumfang jedes CPU-Zugriffs empfängt und speichert,die Speichersteuereinheit (46) über die Zugriffsanfragen benachrichtigt,bei Empfangen eines Zugelassen-Signals für die Zugriffsanfragen die Informationen als Reaktion auf das Zugelassen-Signal an die Speichersteuereinheit (46) sendet, undbei Nicht-Empfangen des Zugelassen-Signals für die Zugriffsanfragen die wartenden Zugriffsanfragen von den mehreren CPUs (49) zurückhält, unddie Speichersteuereinheit (46)die Zugriffsanfragesignale empfängt, eine CPU (49) angibt, deren Zugriffsanfragen von der Zugriffsarbitrierung zugelassen wurden, und das Zugelassen-Signal an die CPU-Schnittstellenschaltung (52) sendet und die mehreren CPU-Zugriffsanfragen in einem einzigen Buszyklus ausführt, undbei Empfangen mehrerer CPU-Zugriffsanfragen im Falle, dass gerade eine Datenflussübertragung des anderen Funktionsblocks durchgeführt wird, die mehreren CPU-Zugriffsanfragen zurückhält und die mehreren CPU-Anfragen nach Abschluss der Datenflussübertragung vom Funktionsblock in einem einzigen Übertragungszyklus durchführt.

公开(公告)号：GB2500529A

公开(公告)日：2013-09-25

申请号：GB201311026

申请日：2011-10-06

Applicant: IBM

Inventor： MATSUO HISATO ,  NAGAHARA RIKA ,  OHTANI KENJI

IPC: G06F13/16 ,  G06F13/366

Abstract: Provided is a memory access device for a shared memory mechanism of main memory for a plurality of CPUs. The present invention includes a plurality of CPUs using memory as main memory, another function block using memory as a buffer, a CPU interface which controls access transfer from the plurality of CPUs to memory, and a DRAM controller for performing arbitration of the access transfer to the memory. Therein, the CPU interface causes access requests from the plurality of CPUs to wait, and receives and stores the address, data transfer mode and data size of each access, notifies the DRAM controller of the access requests, and then, upon receiving grant signals for the access requests, sends information to the DRAM controller according to the grant signals, whereupon the DRAM controller receives the grant signals, and on the basis of the access arbitration, specifies CPUs for which transfers have been granted so as to send the grant signals to the CPU interface.

公开(公告)号：DE112012005572B4

公开(公告)日：2018-07-26

申请号：DE112012005572

申请日：2012-12-10

Applicant: IBM

Inventor： SCHAFFER SCOTT JEFFREY ,  NAGAHARA RIKA ,  MATSUO HISATO

IPC: G06F13/364 ,  G06F9/50 ,  G06F12/00 ,  G06F12/06

Abstract: Verfahren zum Ausgleichen der Bandbreite von Anforderern, die ein gemeinsam genutztes Speichersystem (106) verwenden, wobei das Verfahren aufweist:Empfangen einer Vielzahl von Zugriffsanforderungen, um auf ein gemeinsam genutztes Speichersystem (106) zuzugreifen, wobei jede Zugriffsanforderung von einem unterschiedlichen Anforderer kommt, der mit dem gemeinsam genutzten Speichersystem (106) verbunden ist und wobei die Vielzahl von Zugriffsanforderungen genau einem Übertragungszyklus (300; 500) zugeordnet ist;Ermitteln, welche der Zugriffsanforderungen am längsten gewartet hat, um auf das gemeinsam genutzte Speichersystem (106) zuzugreifen;Ordnen der Zugriffsanforderungen während des genau einem Übertragungszyklus (300; 500), sodass die Zugriffsanforderung, die am längsten gewartet hat (auf die hier nachfolgend auch als „am längsten wartende Zugriffsanforderung“ Bezug genommen wird), nach den anderen Zugriffsanforderungen an das gemeinsam genutzte Speichersystem (106) übertragen wird; undErlauben während des genau einem Übertragungszyklus (300; 500), dass der Anforderer, zu dem die am längsten wartende Zugriffsanforderung gehört, kontinuierlich weitere Zugriffsanforderungen sofort an das gemeinsam genutzte Speichersystem (106) überträgt, nachdem die am längsten wartende Zugriffsanforderung übertragen wurde, sodass es während des genau einem Übertragungszyklus (300; 500) dem Anforderer, welcher der am längsten wartende Zugriffsanforderung zugeordnet ist, erlaubt ist mehrere Zugriffsanforderungen an das gemeinsam genutzte Speichersystem (106) zu übertragen, während es allen weiteren Anforderern nur erlaubt ist genau eine Zugriffsanforderung an das gemeinsam genutzte Speichersystem (106) zu übertragen.

公开(公告)号：DE112012005572T5

公开(公告)日：2014-11-13

申请号：DE112012005572

申请日：2012-12-10

Applicant: IBM

Inventor： NAGAHARA RIKA ,  SCHAFFER SCOTT JEFFREY ,  MATSUO HISATO

IPC: G06F13/364 ,  G06F9/50 ,  G06F12/00 ,  G06F12/06

Abstract: Es wird ein Verfahren zum Ausgleichen der Bandbreite von Anforderern offenbart, die ein gemeinsam genutztes Speichersystem verwenden. Bei einer Ausführungsform gehört zu diesem Verfahren ein Empfangen mehrerer Zugriffsanforderungen, um auf das gemeinsam genutzte Speichersystem zuzugreifen. Jede Zugriffsanforderung stammt von einem anderen Anforderer, der mit dem gemeinsam genutzten Speichersystem verbunden ist. Das Verfahren ermittelt dann, welche der Zugriffsanforderungen am längsten gewartet hat, um auf das gemeinsam genutzte Speichersystem zuzugreifen. Die Zugriffsanforderungen werden dann so geordnet, dass die Zugriffsanforderung, die am längsten gewartet hat, nach den anderen Zugriffsanforderungen an das gemeinsam genutzte Speichersystem übertragen wird. Der Anforderer, zu dem die am längsten wartende Zugriffsanforderung gehört, kann dann sofort weitere Zugriffsanforderungen an das gemeinsam genutzte Speichersystem übertragen, nachdem die am längsten wartende Zugriffsanforderung übertragen wurde. Eine entsprechende Vorrichtung und ein entsprechendes Computerprogrammprodukt werden auch offenbart.

公开(公告)号：DE112011103916T5

公开(公告)日：2013-10-10

申请号：DE112011103916

申请日：2011-10-06

Applicant: IBM

Inventor： MATSUO HISATO ,  OHTANI KENJI ,  NAGAHARA RIKA

IPC: G06F12/06

Abstract: Bereitgestellt wird eine Speicherzugriffseinheit für einen Mechanismus gemeinsam genutzten Speichers von Hauptspeicher für eine Vielzahl von CPUs. Die vorliegende Erfindung beinhaltet eine Vielzahl von CPUs, die Speicher als Hauptspeicher nutzen, einen anderen Funktionsblock, der Speicher als einen Puffer nutzt, eine CPU-Schnittstelle, welche die Zugriffsübertragung von der Vielzahl von CPUs zu dem Speicher steuert und eine DRAM-Steuereinheit zum Durchführen einer Arbitrierung der Zugriffsübertragung an den Speicher. Dabei veranlasst die CPU-Schnittstelle, dass Zugriffsanfragen von der Vielzahl von CPUs warten, und sie empfängt und speichert die Adresse, den Datenübertragungsmodus und den Datenumfang jedes Zugriffs, benachrichtigt die DRAM-Steuereinheit über die Zugriffsanfragen und sendet dann bei Empfangen von Gewährungssignalen für die Zugriffsanfragen Informationen entsprechend den Gewährungssignalen an die DRAM-Steuereinheit, woraufhin die DRAM-Steuereinheit die Gewährungssignale empfängt und auf der Grundlage der Zugriffsarbitrierung CPUs angibt, für die Übertragungen gewährt wurden, um die Gewährungssignale an die CPU-Schnittstelle zu senden.