公开(公告)号：WO2011124630A3

公开(公告)日：2011-12-22

申请号：PCT/EP2011055392

申请日：2011-04-07

Applicant: IBM ,  CIDECIYAN ROY DARON ,  MATSUO HISATO ,  MITTELHOLZER THOMAS ,  OHTANI KENJI ,  SEGER PAUL ,  TANAKA KEISUKE

Inventor： CIDECIYAN ROY DARON ,  MATSUO HISATO ,  MITTELHOLZER THOMAS ,  OHTANI KENJI ,  SEGER PAUL ,  TANAKA KEISUKE

IPC: G11B20/18

CPC classification number: G11B20/18 ,  G11B2020/184 ,  G11B2020/1853 ,  G11B2220/90

Abstract: A method for integrating data and header protection in tape drives includes receiving an array of data organized into rows and columns. The array is extended to include one or more headers for each row of data in the array. The method provides two dimensions of error correction code (ECC) protection for the data in the array and a single dimension of ECC protection for the headers in the array. A corresponding apparatus is also disclosed herein.

Abstract translation: 在磁带驱动器中集成数据和标题保护的方法包括接收组织成行和列的数据阵列。 数组被扩展为包含数组中每行数据的一个或多个头。 该方法为阵列中的数据提供纠错码（ECC）保护的两个维度，并为阵列中的头部提供单维度ECC保护。 本文还公开了相应的装置。

公开(公告)号：GB2490831A

公开(公告)日：2012-11-14

申请号：GB201214869

申请日：2011-04-07

Applicant: IBM

Inventor： CIDECIYAN ROY ,  MATSUO HISATO ,  MITTELHOLZER THOMAS ,  OHTANI KENJI ,  SEGER PAUL ,  TANAKA KEISUKE

IPC: G11B20/18

Abstract: A method for integrating data and header protection in tape drives includes receiving an array of data organized into rows and columns. The array is extended to include one or more headers for each row of data in the array. The method provides two dimensions of error correction code (ECC) protection for the data in the array and a single dimension of ECC protection for the headers in the array. A corresponding apparatus is also disclosed herein.

公开(公告)号：DE112011100199B4

公开(公告)日：2016-06-23

申请号：DE112011100199

申请日：2011-04-07

Applicant: IBM

Inventor： MATSUO HISATO ,  OHTANI KENJI ,  SEGER PAUL ,  CIDECIYAN ROY DARON ,  MITTELHOLZER THOMAS ,  TANAKA KEISUKE

IPC: G11B20/18

Abstract: Verfahren zum Integrieren von Daten- und Kopfdatenschutz bei Bandlaufwerken, wobei das Verfahren Folgendes umfasst: Bereitstellen einer in Zeilen und Spalten gegliederten Datenanordnung; Berechnen einer Spalten-ECC-Parität (106) für die Spalten; Erweitern der Spalten derart, dass sie die Spalten-ECC-Parität beinhalten; Hinzufügen eines Kopfdatensatzes zu jeder Zeile der Datenanordnung mit den erweiterten Spalten; Berechnen einer Zeilen-ECC-Parität (104) für die kombinierten Zeilen und Kopfdaten; und Erweitern der Zeilen derart, dass sie die Zeilen-ECC-Parität beinhalten;

公开(公告)号：DE112011103916T5

公开(公告)日：2013-10-10

申请号：DE112011103916

申请日：2011-10-06

Applicant: IBM

Inventor： MATSUO HISATO ,  OHTANI KENJI ,  NAGAHARA RIKA

IPC: G06F12/06

Abstract: Bereitgestellt wird eine Speicherzugriffseinheit für einen Mechanismus gemeinsam genutzten Speichers von Hauptspeicher für eine Vielzahl von CPUs. Die vorliegende Erfindung beinhaltet eine Vielzahl von CPUs, die Speicher als Hauptspeicher nutzen, einen anderen Funktionsblock, der Speicher als einen Puffer nutzt, eine CPU-Schnittstelle, welche die Zugriffsübertragung von der Vielzahl von CPUs zu dem Speicher steuert und eine DRAM-Steuereinheit zum Durchführen einer Arbitrierung der Zugriffsübertragung an den Speicher. Dabei veranlasst die CPU-Schnittstelle, dass Zugriffsanfragen von der Vielzahl von CPUs warten, und sie empfängt und speichert die Adresse, den Datenübertragungsmodus und den Datenumfang jedes Zugriffs, benachrichtigt die DRAM-Steuereinheit über die Zugriffsanfragen und sendet dann bei Empfangen von Gewährungssignalen für die Zugriffsanfragen Informationen entsprechend den Gewährungssignalen an die DRAM-Steuereinheit, woraufhin die DRAM-Steuereinheit die Gewährungssignale empfängt und auf der Grundlage der Zugriffsarbitrierung CPUs angibt, für die Übertragungen gewährt wurden, um die Gewährungssignale an die CPU-Schnittstelle zu senden.

公开(公告)号：DE112011103916B4

公开(公告)日：2021-11-25

申请号：DE112011103916

申请日：2011-10-06

Applicant: IBM

Inventor： MATSUO HISATO ,  NAGAHARA RIKA ,  OHTANI KENJI

IPC: G06F12/06 ,  G06F3/00 ,  G06F13/16

Abstract: Speicherzugriffseinheit für gemeinsame Nutzung eines Speichers (43) für Hauptspeicher (452) mehrerer CPUs (49) und einen Datenpuffer (451) anderer Funktionsblöcke, wobei die Einheit aufweist:mehrere CPUs (49) nutzen einen Speicher (43) als Hauptspeicher (452);andere Funktionsblöcke nutzen den Speicher (43) als diesen Datenpuffer (451);eine mit einem Bus (48) für die CPUs (49) verbundene CPU-Schnittstellenschaltung (52), um Speicherzugriffsanfragen von den mehreren CPUs zu steuern; undeine mit der CPU-Schnittstellenschaltung (52) verbundene Speichersteuereinheit (46), um Speicherzugriffs(CPU-Zugriffs- und Funktionsblockzugriffs)-Anfragen von den CPUs (49) und den Funktionsblöcken zu arbitrieren;wobei die CPU-Schnittstellenschaltung (52)Speicherzugriffsanfragen von den mehreren CPUs (49) zurückhält,eine Adresse, einen Datenübertragungsmodus und einen Datenumfang jedes CPU-Zugriffs empfängt und speichert,die Speichersteuereinheit (46) über die Zugriffsanfragen benachrichtigt,bei Empfangen eines Zugelassen-Signals für die Zugriffsanfragen die Informationen als Reaktion auf das Zugelassen-Signal an die Speichersteuereinheit (46) sendet, undbei Nicht-Empfangen des Zugelassen-Signals für die Zugriffsanfragen die wartenden Zugriffsanfragen von den mehreren CPUs (49) zurückhält, unddie Speichersteuereinheit (46)die Zugriffsanfragesignale empfängt, eine CPU (49) angibt, deren Zugriffsanfragen von der Zugriffsarbitrierung zugelassen wurden, und das Zugelassen-Signal an die CPU-Schnittstellenschaltung (52) sendet und die mehreren CPU-Zugriffsanfragen in einem einzigen Buszyklus ausführt, undbei Empfangen mehrerer CPU-Zugriffsanfragen im Falle, dass gerade eine Datenflussübertragung des anderen Funktionsblocks durchgeführt wird, die mehreren CPU-Zugriffsanfragen zurückhält und die mehreren CPU-Anfragen nach Abschluss der Datenflussübertragung vom Funktionsblock in einem einzigen Übertragungszyklus durchführt.

公开(公告)号：GB2500529A

公开(公告)日：2013-09-25

申请号：GB201311026

申请日：2011-10-06

Applicant: IBM

Inventor： MATSUO HISATO ,  NAGAHARA RIKA ,  OHTANI KENJI

IPC: G06F13/16 ,  G06F13/366

Abstract: Provided is a memory access device for a shared memory mechanism of main memory for a plurality of CPUs. The present invention includes a plurality of CPUs using memory as main memory, another function block using memory as a buffer, a CPU interface which controls access transfer from the plurality of CPUs to memory, and a DRAM controller for performing arbitration of the access transfer to the memory. Therein, the CPU interface causes access requests from the plurality of CPUs to wait, and receives and stores the address, data transfer mode and data size of each access, notifies the DRAM controller of the access requests, and then, upon receiving grant signals for the access requests, sends information to the DRAM controller according to the grant signals, whereupon the DRAM controller receives the grant signals, and on the basis of the access arbitration, specifies CPUs for which transfers have been granted so as to send the grant signals to the CPU interface.

公开(公告)号：DE112011100199T5

公开(公告)日：2012-11-29

申请号：DE112011100199

申请日：2011-04-07

Applicant: IBM

Inventor： MATSUO HISATO ,  OHTANI KENJI ,  SEGER PAUL ,  CIDECIYAN ROY DARON ,  MITTELHOLZER THOMAS ,  TANAKA KEISUKE

IPC: G11B20/18

Abstract: Ein Verfahren zum Integrieren von Daten- und Vorsatzschutz bei Bandlaufwerken beinhaltet das Empfangen einer in Zeilen und Spalten gegliederten Datenanordnung. Die Anordnung wird so erweitert, dass sie einen oder mehrere Vorsätze für jede Datenzeile in der Anordnung beinhaltet. Das Verfahren stellt zwei Dimensionen von Fehlerkorrekturcode(ECC)-Schutz für die Daten in der Anordnung und eine einzige Dimension von ECC-Schutz für die Vorsätze in der Anordnung bereit. Eine entsprechende Vorrichtung wird hierin ebenfalls offenbart.