公开(公告)号：EP2589048A4

公开(公告)日：2017-12-20

申请号：EP11803933

申请日：2011-06-28

Applicant: HEADWAY TECH INC ,  IBM

Inventor： YANG HSU KAI ,  NAKAMURA YUTAKA ,  DEBROSSE JOHN

IPC: G11C5/08 ,  G11C7/18 ,  G11C11/16

CPC classification number: G11C11/1653 ,  G11C7/18 ,  G11C11/161 ,  G11C11/1655 ,  G11C11/1675

Abstract: An array of rows and columns of SMT MRAM cells has each of the columns associated with one of its adjacent columns. Each of the SMT MRAM cells of the column is connected to a true data bit line and each of the SMT MRAM cells of the associated pair of columns is connected to a shared complement data bit line. A shunting switch device is connected between each of the true data bit lines and the shared complement data bit line for selectively connecting one of the true data bit lines to the shared complement data bit line to effectively reduce the resistance of the complement data bit line and to eliminate program disturb effects in adjacent non-selected columns of the SMT MRAM cells.

公开(公告)号：DE112018001411B4

公开(公告)日：2021-09-23

申请号：DE112018001411

申请日：2018-06-05

Applicant: IBM

Inventor： NAKAMURA YUTAKA ,  DEBROSSE JOHN KENNETH

IPC: H03K19/018

Abstract: Verfahren, aufweisend:Anlegen einer ersten Spannung (VPP) an eine Source eines ersten p-Kanal-Feldeffekttransistors (FET) (P1), wobei der erste p-Kanal-FET (P1) mit einem zweiten p-Kanal-FET (P0) in Reihe geschaltet ist;Anlegen einer zweiten Spannung (VDD) an eine Source eines dritten p-Kanal-FET (P3), wobei die zweite (VDD) Spannung niedriger als die erste Spannung (VPP) ist, wobei der dritte p-Kanal-FET (P3) mit einem vierten p-Kanal-FET (P2) in Reihe geschaltet ist;Anlegen einer dritten Spannung (VSS) an eine Source eines zweiten n-Kanal-FET (N1), wobei die dritte Spannung (VSS) niedriger als die erste Spannung (VPP) und die zweite Spannung (VDD) ist, wobei der zweite n-Kanal-FET (N1) mit einem ersten n-Kanal-FET (N0) in Reihe geschaltet ist,wobei ein Drain des zweiten p-Kanal-FET (P0), ein Drain des vierten p-Kanal-FET (P2) und ein Drain des ersten n-Kanal-FET (N0) an einem Verbindungspunkt miteinander verbunden sind, wobei der Verbindungspunkt einen Ausgangsanschluss (OUTO) zum Ausgeben eines Ausgangssignals aufweist; undAusgeben entweder der ersten Spannung (VPP), der zweiten Spannung (VDD) oder der dritten Spannung von dem Ausgangsanschluss (OUTO) beruhend auf Eingangssignalen (IN2, IN1, IN3, IN1), die in entsprechende Gates des ersten p-Kanal-FET (P1), des dritten p-Kanal-FET (P3), des vierten p-Kanal-FET (P2) und des zweiten n-Kanal-FET (N1) eingegeben werden, wobei die erste Spannung (VPP) auf folgender Grundlage ausgegeben wird:der erste p-Kanal-FET (P1) auf EIN gesetzt wird;der dritte p-Kanal-FET (P3) auf EIN gesetzt wird;der vierte p-Kanal-FET (P2) auf EIN gesetzt wird; undder zweite n-Kanal-FET (N1) auf AUS gesetzt wird.

公开(公告)号：DE112018001411T5

公开(公告)日：2019-12-05

申请号：DE112018001411

申请日：2018-06-05

Applicant: IBM

Inventor： NAKAMURA YUTAKA ,  DEBROSSE JOHN KENNETH

IPC: H03K19/018

Abstract: Ein Verfahren beinhaltet das Anlegen einer ersten Spannung an eine Source eines ersten p-Kanal-FET, der in Reihe mit einem zweiten p-Kanal-FET geschaltet ist, das Anlegen einer zweiten Spannung, die niedriger als die erste Spannung ist, an eine Source eines dritten p-Kanal-FET, der in Reihe mit einem vierten p-Kanal-FET geschaltet ist, das Anlegen einer dritten Spannung, die niedriger als die erste und die zweite Spannung ist, an eine Source eines zweiten n-Kanal-FET, der in Reihe mit einem ersten n-Kanal-FET geschaltet ist, wobei Drains des zweiten p-Kanal-FET, des vierten p-Kanal-FET und des ersten n-Kanal-FET an einem Verbindungspunkt verbunden sind, der einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals beinhaltet, und das Ausgeben entweder der ersten Spannung, der zweiten Spannung oder der dritten Spannung von dem Ausgangsanschluss, beruhend auf Eingangssignalen, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.

公开(公告)号：JP2008130153A

公开(公告)日：2008-06-05

申请号：JP2006313384

申请日：2006-11-20

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： NAKAMURA YUTAKA

IPC: G11C11/4091

CPC classification number: G11C11/4094 ,  G11C11/4099

Abstract: PROBLEM TO BE SOLVED: To provide a DRAM, wherein speed-up of the sense amplifier operation is attained.
SOLUTION: Bit line pre-charge circuits PCt, PCb pre-charging bit lines BLt, /BLt to ground voltage GND are arranged, and reference word lines RWLo, RWLe and a reference memory cell RMC are arranged so that potential difference is caused surely between bit lines BLt and /BLt when a word line WL is activated. Sources of transistors N10, N11 of an N type sense amplifier NSAt are connected directly to the ground GND, and sources of transistors P2, P3 of a P type sense amplifier PSA are connected directly to the power source VDD. Gates of the transistors N10, N11 are connected to the bit lines /BLt, BLt, and drains are connected to the bit lines BLt, /BLt. A shift word line SWL and a shift memory cell SMC are arranged so that the N type sense amplifier NSAt can amplify potential difference of the bit lines BLt, /BLt.
COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供一种DRAM，其中获得了读出放大器操作的加速。

解决方案：布置位线预充电电路PCt，PCb预充电位线BLt，/ BLt到地电压GND，并且布置参考字线RWLo，RWLe和参考存储单元RMC，使得电位差为 当字线WL被激活时，确保在位线BLt和/ BLt之间产生。 N型读出放大器NSAt的晶体管N10，N11的源极直接连接到地GND，P型读出放大器PSA的晶体管P2，P3的源极直接连接到电源VDD。 晶体管N10，N11的栅极连接到位线BLt，BLt，漏极连接到位线BLt，/ BLt。 移位字线SWL和移位存储器单元SMC被布置成使得N型读出放大器NSAt能够放大位线BLt，/ BLt的电位差。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP2004334961A

公开(公告)日：2004-11-25

申请号：JP2003128367

申请日：2003-05-06

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： SUNANAGA TOSHIO ,  NAKAMURA YUTAKA

IPC: G11C11/409 ,  G11C11/406 ,  G11C11/4094

CPC classification number: G11C11/406 ,  G11C11/4094 ,  G11C2211/4065

Abstract: PROBLEM TO BE SOLVED: To provide a dynamic semiconductor memory device in which a standby current can be reduced.
SOLUTION: In a standby mode in which only a refresh operation is performed, a pre-charge/equalizing signal PC/EQ is activated only in the prescribed period Tpc before activation of the word lines, and a pair of bit lines BL, /BL is pre-charged to Vdd/2 immediately before activation of the word lines WL.As the pair of bit lines BL. /BL is separated from a half Vdd regulator generating Vdd/2 in the standby mode except the prescribed period Tpc, even if such defect is caused that the word line and the bit line are short-circuited, a leak current never be made to flow between them.
COPYRIGHT: (C)2005,JPO&NCIPI

公开(公告)号：JP2005050439A

公开(公告)日：2005-02-24

申请号：JP2003282271

申请日：2003-07-30

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： NAKAMURA YUTAKA

IPC: G11C11/409 ,  G11C7/00 ,  G11C7/02

CPC classification number: G11C11/4091 ,  G11C7/02 ,  G11C7/08 ,  G11C7/22 ,  G11C11/4076 ,  G11C2207/2281 ,  G11C2207/229

Abstract: PROBLEM TO BE SOLVED: To provide a dynamic semiconductor memory device wherein power consumption is reduced and the operation of a sense amplifier is accelerated.
SOLUTION: The drain of a transistor N7 constituting an N type sense amplifier NSAt is connected to a common line SA, and the drain of a transistor N8 is connected to a common line /SA. The drain of a transistor N9 constituting an N type sense amplifier NSAb is connected to the common line SA, and the drain of a transistor N10 is connected to the common line /SA. The threshold voltages of the transistors N7 to N10 are 0.2 to 0.3 V, which are lower than those of transistors P1 to P3. By applying a power supply voltage Vdd to the gates of isolators BLIt, BLIb, the power supply voltage Vdd is clamped by the isolators BLIt, BLIb, and the internal voltage of an array is set to 0.8 V which is lower than the power voltage Vdd by the threshold values of the transistors N3 to N6.
COPYRIGHT: (C)2005,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种动态半导体存储器件，其功耗降低并且读出放大器的操作被加速。 解决方案：构成N型读出放大器NSAt的晶体管N7的漏极连接到公共线路SA，晶体管N8的漏极连接到公共线路/ SA。 构成N型读出放大器NSAb的晶体管N9的漏极连接到公共线SA，并且晶体管N10的漏极连接到公共线路SA。 晶体管N7〜N10的阈值电压为0.2〜0.3V，低于晶体管P1〜P3的阈值电压。 通过将电源电压Vdd施加到隔离器BLIt，BLIb的栅极，电源电压Vdd由隔离器BLIt，BLIb钳位，并且阵列的内部电压被设置为低于电源电压Vdd的0.8V 通过晶体管N3至N6的阈值。 版权所有（C）2005，JPO＆NCIPI