公开(公告)号：EP0656655A3

公开(公告)日：1998-07-29

申请号：EP94480094

申请日：1994-10-07

Applicant: IBM

Inventor： BRONNER GARY BELA ,  KENNEY DONALD MCALPINE ,  DEBROSSE JOHN KENNETH

IPC: H01L21/76 ,  H01L21/8242 ,  H01L27/10 ,  H01L27/108

CPC classification number: H01L27/10829

Abstract: A deep trench type DRAM cell with shallow trench isolation has a buried polysilicon strap that is defined without the use of a separate mask by depositing the strap material over at least the deep trench before shallow trench definition and using the shallow trench isolation mask to overlap partially the deep trench, thereby defining the strap during the process of cutting the shallow trench.

Abstract translation: 具有浅沟槽隔离的深沟槽型DRAM单元具有掩埋多晶硅带，其被限定为不使用单独的掩模，通过在浅沟槽清晰度之前在至少深沟槽上沉积带材料并且使用浅沟槽隔离掩模部分地重叠 深沟槽，从而在切割浅沟槽的过程中限定带。

公开(公告)号：JP2003045173A

公开(公告)日：2003-02-14

申请号：JP2002148253

申请日：2002-05-22

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーション

Inventor： DEBROSSE JOHN KENNETH ,  WILLIAM ROBERT LEO

IPC: G11C8/12 ,  G11C11/15 ,  H01L21/8246 ,  H01L27/105 ,  H01L43/08

CPC classification number: G11C8/12 ,  G11C11/15

Abstract: PROBLEM TO BE SOLVED: To provide write-in architecture used in a magnetic random access memory(MRAM) device in which adjacent cells in an array are not disturbed with a harmful form, preservation of data stored in the array is improved, and individual memory cell in the array can be selected.
SOLUTION: A magnetic memory device for selectively writing one or more memory cells in a memory device comprises a plurality of global write lines 314, 316, 318, 320, a global write-line 413 being disposed from the memory cell so that the destabilizing current passing through the global write lines does not destabilize unselected memory cells in the memory device unstable, and each global write line 314, 316, 318, 320 comprise a plurality of segmented write lines operatively connected thereto. Further, the memory device comprises a plurality of segmented groups, and each segmented group comprises a plurality of memory cells operatively coupled to a corresponding segmented write line 326.
COPYRIGHT: (C)2003,JPO

Abstract translation: 要解决的问题：为了提供在磁随机存取存储器（MRAM）装置中使用的写入架构，其中阵列中的相邻单元不被有害的形式干扰，存储在阵列中的数据的保存得到改善，并且单独的存储器 可以选择阵列中的单元格。 解决方案：用于在存储器件中选择性地写入一个或多个存储器单元的磁存储器件包括多个全局写入线314,316,318,320，从存储器单元设置全局写入线413，使得不稳定电流 通过全局写入线不会使存储器件中未选择的存储器单元不稳定不稳定，并且每个全局写入线314,316,318,320包括与其可操作地连接的多个分段写入线。 此外，存储器件包括多个分段组，并且每个分段组包括可操作地耦合到对应的分段写入线326的多个存储单元。

公开(公告)号：DE112016000403T5

公开(公告)日：2017-11-02

申请号：DE112016000403

申请日：2016-02-17

Applicant: IBM

Inventor： DEBROSSE JOHN KENNETH

IPC: G11C7/00 ,  G11C29/00

Abstract: Eine Technik zum Erfassen eines Datenzustandes einer Datenzelle. Ein Vergleicher besitzt einen ersten Eingang an einem Knoten A und einen zweiten Eingang an einem Knoten B. Ein erster n-Kanal-Transistor ist am Knoten A mit einem ersten p-Kanal-Transistor verbunden. Ein zweiter n-Kanal-Transistor ist am Knoten B mit einem zweiten p-Kanal-Transistor verbunden. Ein Multiplexer ist konfiguriert, eine erste Referenzelle oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, und konfiguriert, die Datenzelle oder eine zweite Referenzzelle selektiv mit dem zweiten n-Kanal-Transistor zu verbinden. Der Vergleicher gibt den Datenzustand der Datenzelle auf Grundlage einer Eingabe einer Knoten-A-Spannung am Knoten A und einer Knoten-B-Spannung am Knoten B aus.

公开(公告)号：DE112018002029T5

公开(公告)日：2020-01-09

申请号：DE112018002029

申请日：2018-06-11

Applicant: IBM

Inventor： WORLEDGE DANIEL ,  DEBROSSE JOHN KENNETH

IPC: G11C29/04

Abstract: Eine Speichereinheit enthält einen nichtflüchtigen Direktzugriff-Speicher. Der nichtflüchtige Speicher enthält ein Register mutmaßlich fehlerhafter Bits zum Speichern der Adressen von Bits, bei denen Fehler festgestellt worden sind. Der nichtflüchtige Speicher enthält ferner ein Register fehlerhafter Bits zum Speichern der Adressen von Bits, die (i) aufgrund eines ersten Fehlers in dem Register mutmaßlich fehlerhafter Bits gespeichert sind und bei denen (ii) zudem ein zweiter Fehler festgestellt wurde. Durch die Speichereinheit werden fehlerhafte Bits ermittelt, sodass diese ausgesondert werden können und somit Fehler während des Verwendens des nichtflüchtigen Direktzugriff-Speichers vermieden werden.

公开(公告)号：DE112018001411T5

公开(公告)日：2019-12-05

申请号：DE112018001411

申请日：2018-06-05

Applicant: IBM

Inventor： NAKAMURA YUTAKA ,  DEBROSSE JOHN KENNETH

IPC: H03K19/018

Abstract: Ein Verfahren beinhaltet das Anlegen einer ersten Spannung an eine Source eines ersten p-Kanal-FET, der in Reihe mit einem zweiten p-Kanal-FET geschaltet ist, das Anlegen einer zweiten Spannung, die niedriger als die erste Spannung ist, an eine Source eines dritten p-Kanal-FET, der in Reihe mit einem vierten p-Kanal-FET geschaltet ist, das Anlegen einer dritten Spannung, die niedriger als die erste und die zweite Spannung ist, an eine Source eines zweiten n-Kanal-FET, der in Reihe mit einem ersten n-Kanal-FET geschaltet ist, wobei Drains des zweiten p-Kanal-FET, des vierten p-Kanal-FET und des ersten n-Kanal-FET an einem Verbindungspunkt verbunden sind, der einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals beinhaltet, und das Ausgeben entweder der ersten Spannung, der zweiten Spannung oder der dritten Spannung von dem Ausgangsanschluss, beruhend auf Eingangssignalen, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.

公开(公告)号：DE69431867T2

公开(公告)日：2003-10-02

申请号：DE69431867

申请日：1994-10-07

Applicant: IBM

Inventor： BRONNER GARY BELA ,  KENNEY DONALD MCALPINE ,  DEBROSSE JOHN KENNETH

IPC: H01L21/76 ,  H01L21/8242 ,  H01L27/10 ,  H01L27/108

Abstract: A deep trench type DRAM cell with shallow trench isolation has a buried polysilicon strap that is defined without the use of a separate mask by depositing the strap material over at least the deep trench before shallow trench definition and using the shallow trench isolation mask to overlap partially the deep trench, thereby defining the strap during the process of cutting the shallow trench.

公开(公告)号：DE69526006T2

公开(公告)日：2003-01-02

申请号：DE69526006

申请日：1995-07-13

Applicant: IBM

Inventor： DEBROSSE JOHN KENNETH ,  LARY JENIFER EDITH ,  SPROGIS EDMUND JURIS

IPC: H01L21/822 ,  G11C7/18 ,  H01L21/8242 ,  H01L23/522 ,  H01L27/04 ,  H01L27/108 ,  G11C7/00

Abstract: An interconnection array layout and method are provided for a plurality of paired line conductors of a given length extending principally parallel. A single crossing region traverses the paired line conductors intermediate the given length, wherein the line conductors of each pair of line conductors cross such that inter-pair capacitive coupling is matched. Intra-pair capacitive coupling is avoided by separating the line conductors of each pair of line conductors by two pitches and disposing therebetween a line conductor of a different pair of line conductors. Applications include semiconductor memory arrays, such as DRAM structures, and address/data busses wherein paired true/complement line conductors are employed.

公开(公告)号：DE69624312D1

公开(公告)日：2002-11-21

申请号：DE69624312

申请日：1996-08-12

Applicant: IBM

Inventor： DEBROSSE JOHN KENNETH ,  KIRIHATA TOSHIAKI ,  WONG HING

IPC: G11C11/401 ,  G11C11/409 ,  G11C11/4091 ,  G11C29/50 ,  G11C29/00

Abstract: A bit line pair is coupled through a pair of high-resistance pass gates (164L,164R) to a sense amp (166). During sense, the high-resistance pass gates (164L,164R) act in conjunction with the charge stored on the bit line pair as, effectively, a high-resistance passive load for the sense amp (166). A control circuit (185) selectively switches on and off bit line equalisation coincident with selectively passing either the equalisation voltage or set voltages to the sense amp (166) and an active sense amp load (172,174). Further, after it is set, the sense amp (166) is selectively connected to LDLs (182,184) through low-resistance column select pass gates (178,180). Therefore, the sense amp (166) quickly discharges one of the connected LDL pair while the bit line voltage remains essentially unchanged. Thus, data is passed from the sense amp (166) to a second sense amplifier and off chip. After data is passed to the LDLs (182,184), the control circuit (185) enables the active sense amp load (172,174) to pull the sense amp high side to a full up level. Additionally, because the control circuit (185) uses the equalisation voltage to disable the sense amp (166), cell signal margin may be tested in a new way. Instead of varying the sense amp reference voltage, as in prior art signal margin tests, cell signal margin is tested by varying cell signal. The cell signal may be selected to determine both a high and a low signal margin.

公开(公告)号：DE112018001411B4

公开(公告)日：2021-09-23

申请号：DE112018001411

申请日：2018-06-05

Applicant: IBM

Inventor： NAKAMURA YUTAKA ,  DEBROSSE JOHN KENNETH

IPC: H03K19/018

Abstract: Verfahren, aufweisend:Anlegen einer ersten Spannung (VPP) an eine Source eines ersten p-Kanal-Feldeffekttransistors (FET) (P1), wobei der erste p-Kanal-FET (P1) mit einem zweiten p-Kanal-FET (P0) in Reihe geschaltet ist;Anlegen einer zweiten Spannung (VDD) an eine Source eines dritten p-Kanal-FET (P3), wobei die zweite (VDD) Spannung niedriger als die erste Spannung (VPP) ist, wobei der dritte p-Kanal-FET (P3) mit einem vierten p-Kanal-FET (P2) in Reihe geschaltet ist;Anlegen einer dritten Spannung (VSS) an eine Source eines zweiten n-Kanal-FET (N1), wobei die dritte Spannung (VSS) niedriger als die erste Spannung (VPP) und die zweite Spannung (VDD) ist, wobei der zweite n-Kanal-FET (N1) mit einem ersten n-Kanal-FET (N0) in Reihe geschaltet ist,wobei ein Drain des zweiten p-Kanal-FET (P0), ein Drain des vierten p-Kanal-FET (P2) und ein Drain des ersten n-Kanal-FET (N0) an einem Verbindungspunkt miteinander verbunden sind, wobei der Verbindungspunkt einen Ausgangsanschluss (OUTO) zum Ausgeben eines Ausgangssignals aufweist; undAusgeben entweder der ersten Spannung (VPP), der zweiten Spannung (VDD) oder der dritten Spannung von dem Ausgangsanschluss (OUTO) beruhend auf Eingangssignalen (IN2, IN1, IN3, IN1), die in entsprechende Gates des ersten p-Kanal-FET (P1), des dritten p-Kanal-FET (P3), des vierten p-Kanal-FET (P2) und des zweiten n-Kanal-FET (N1) eingegeben werden, wobei die erste Spannung (VPP) auf folgender Grundlage ausgegeben wird:der erste p-Kanal-FET (P1) auf EIN gesetzt wird;der dritte p-Kanal-FET (P3) auf EIN gesetzt wird;der vierte p-Kanal-FET (P2) auf EIN gesetzt wird; undder zweite n-Kanal-FET (N1) auf AUS gesetzt wird.

公开(公告)号：DE69624312T2

公开(公告)日：2003-06-18

申请号：DE69624312

申请日：1996-08-12

Applicant: IBM

Inventor： DEBROSSE JOHN KENNETH ,  KIRIHATA TOSHIAKI ,  WONG HING

IPC: G11C11/401 ,  G11C11/409 ,  G11C11/4091 ,  G11C29/50 ,  G11C29/00

Abstract: A bit line pair is coupled through a pair of high-resistance pass gates (164L,164R) to a sense amp (166). During sense, the high-resistance pass gates (164L,164R) act in conjunction with the charge stored on the bit line pair as, effectively, a high-resistance passive load for the sense amp (166). A control circuit (185) selectively switches on and off bit line equalisation coincident with selectively passing either the equalisation voltage or set voltages to the sense amp (166) and an active sense amp load (172,174). Further, after it is set, the sense amp (166) is selectively connected to LDLs (182,184) through low-resistance column select pass gates (178,180). Therefore, the sense amp (166) quickly discharges one of the connected LDL pair while the bit line voltage remains essentially unchanged. Thus, data is passed from the sense amp (166) to a second sense amplifier and off chip. After data is passed to the LDLs (182,184), the control circuit (185) enables the active sense amp load (172,174) to pull the sense amp high side to a full up level. Additionally, because the control circuit (185) uses the equalisation voltage to disable the sense amp (166), cell signal margin may be tested in a new way. Instead of varying the sense amp reference voltage, as in prior art signal margin tests, cell signal margin is tested by varying cell signal. The cell signal may be selected to determine both a high and a low signal margin.