公开(公告)号：DE112018001951T5

公开(公告)日：2020-02-20

申请号：DE112018001951

申请日：2018-06-14

Applicant: IBM

Inventor： MEANEY PATRICK JAMES ,  TRAGER BARRY ,  GILDA GLENN DAVID ,  O´NEILL ARTHUR

IPC: H03M13/00

Abstract: Es werden Systeme, Verfahren und durch einen Computer lesbare Medien dargelegt zum Durchführen von Fehlerdecodieren mit verringerter Latenz unter Verwendung eines Decoders zum Korrigieren von Symbolfehlern mit verringerter Latenz, der anstelle von Division eine enumerierte parallele Multiplikation nutzt und eine allgemeine Multiplikation durch konstante Multiplikation ersetzt. Die Verwendung von paralleler Multiplikation anstelle von Division kann eine verringerte Latenz bereitstellen, und das Ersetzen einer allgemeinen Multiplikation durch konstante Multiplikation ermöglicht eine Verringerung der Logik. Zusätzlich kann der Decoder zum Korrigieren von Symbolfehlern mit verringerter Latenz ein gemeinsames Verwenden von Decodierungstermen nutzen, was zu einer weiteren Verringerung der Decoder-Logik und einer weiteren Verbesserung der Latenz führen kann.