公开(公告)号：DE112019001968T5

公开(公告)日：2020-12-24

申请号：DE112019001968

申请日：2019-04-02

Applicant: IBM

Inventor： O'CONNOR JAMES ,  TRAGER BARRY ,  MAULE WARREN ,  GOLLUB MARC ,  MICHAEL BRAD WILLIAM ,  MEANEY PATRICK JAMES

IPC: G11C29/52

Abstract: Ausführungsformen der vorliegenden Erfindung enthalten ein Arbeitsspeichermodul, das eine Mehrzahl von Arbeitsspeichereinheiten und eine Arbeitsspeicher-Puffereinheit enthält. Jede der Arbeitsspeichereinheiten ist entweder als eine Arbeitsspeichereinheit mit hoher Zufalls-Bitfehlerrate (Random Bit Error Rate, RBER) oder eine Arbeitsspeichereinheit mit niedriger RBER charakterisiert. Die Arbeitsspeichereinheit enthält eine Lesedaten-Schnittstelle, um Daten zu empfangen, die aus einer Arbeitsspeicheradresse in einer der Arbeitsspeichereinheiten gelesen werden. Der Arbeitsspeicherpuffer enthält außerdem eine gemeinsame Fehlerkorrekturlogik, um Fehlerbedingungen in Daten, die sowohl aus Arbeitsspeichereinheiten mit hoher RBER als auch mit niedriger RBER gelesen werden, zu erkennen und zu korrigieren. Die gemeinsame Fehlerkorrekturlogik enthält eine Mehrzahl von Fehlerkorrektureinheiten, die verschiedene Komplexitätsgrade einer Fehlerkorrektur bereitstellen und verschiedene Latenzen aufweisen. Die Fehlerkorrektureinheiten enthalten eine erste Fehlerkorrektureinheit mit schnellem Pfad zum Isolieren und Korrigieren von Zufalls-Symbolfehlern.

公开(公告)号：DE112019001968B4

公开(公告)日：2022-10-27

申请号：DE112019001968

申请日：2019-04-02

Applicant: IBM

Inventor： O'CONNOR JAMES ,  TRAGER BARRY ,  MAULE WARREN ,  GOLLUB MARC ,  MICHAEL BRAD WILLIAM ,  MEANEY PATRICK JAMES

IPC: G11C29/52 ,  G06F11/10 ,  G11C16/26

Abstract: Arbeitsspeichersystem (500), aufweisend:ein Arbeitsspeichermodul, aufweisend:eine Mehrzahl von Arbeitsspeichereinheiten (502), wobei jede aus der Mehrzahl von Arbeitsspeichereinheiten entweder als eine Arbeitsspeichereinheit mit hoher Zufalls-Bitfehlerrate (Random Bit Error Rate, RBER) oder als eine Arbeitsspeichereinheit mit niedriger RBER charakterisiert ist; undeine Arbeitsspeicher-Puffereinheit (104), aufweisend:eine Lesedaten-Schnittstelle, die konfiguriert ist, um Daten zu empfangen, die aus einer Arbeitsspeicheradresse gelesen werden, welche einer Position in einer aus der Mehrzahl von Arbeitsspeichereinheiten entspricht; undeine gemeinsame Fehlerkorrekturlogik (516), die konfiguriert ist, um Fehlerbedingungen in Daten, die sowohl aus Arbeitsspeichereinheiten (502) mit hoher RBER als auch aus Arbeitsspeichereinheiten (502) mit niedriger RBER gelesen werden, zu erkennen und zu korrigieren, wobei die gemeinsame Fehlerkorrekturlogik (516) aufweist:eine Mehrzahl von Fehlerkorrektureinheiten (516), die verschiedene Komplexitätsgrade einer Fehlerkorrektur bereitstellen und verschiedene Latenzen aufweisen, wobei die Mehrzahl von Fehlerkorrektureinheiten (516) eine erste Fehlerkorrektureinheit mit schnellem Pfad zum Isolieren und Korrigieren von Zufalls-Symbolfehlern aufweist, wobei eine Latenz der ersten Fehlerkorrektureinheit (516) mit schnellem Pfad kleiner als eine Latenz einer weiteren aus der Mehrzahl von Fehlerkorrektureinheiten (516) ist,wobei die Mehrzahl von Fehlerkorrektureinheiten (516) des Weiteren eine zweite Fehlerkorrektureinheit mit schnellem Pfad aufweist, die konfiguriert ist, um eine fehlerhafte Arbeitsspeichereinheit aus der Mehrzahl von Arbeitsspeichereinheiten zusammen mit Zufalls-Symbolfehlern zu isolieren und zu korrigieren, wobei eine Latenz der zweiten Fehlerkorrektureinheit mit schnellem Pfad größer als die Latenz der ersten Fehlerkorrektureinheit mit schnellem Pfad ist, undwobei eine Ersatz-Arbeitsspeichereinheit verwendet wird, um die fehlerhafte Arbeitsspeichereinheit zu ersetzen.

公开(公告)号：DE112018001951T5

公开(公告)日：2020-02-20

申请号：DE112018001951

申请日：2018-06-14

Applicant: IBM

Inventor： MEANEY PATRICK JAMES ,  TRAGER BARRY ,  GILDA GLENN DAVID ,  O´NEILL ARTHUR

IPC: H03M13/00

Abstract: Es werden Systeme, Verfahren und durch einen Computer lesbare Medien dargelegt zum Durchführen von Fehlerdecodieren mit verringerter Latenz unter Verwendung eines Decoders zum Korrigieren von Symbolfehlern mit verringerter Latenz, der anstelle von Division eine enumerierte parallele Multiplikation nutzt und eine allgemeine Multiplikation durch konstante Multiplikation ersetzt. Die Verwendung von paralleler Multiplikation anstelle von Division kann eine verringerte Latenz bereitstellen, und das Ersetzen einer allgemeinen Multiplikation durch konstante Multiplikation ermöglicht eine Verringerung der Logik. Zusätzlich kann der Decoder zum Korrigieren von Symbolfehlern mit verringerter Latenz ein gemeinsames Verwenden von Decodierungstermen nutzen, was zu einer weiteren Verringerung der Decoder-Logik und einer weiteren Verbesserung der Latenz führen kann.