公开(公告)号：JP2006074780A

公开(公告)日：2006-03-16

申请号：JP2005251301

申请日：2005-08-31

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： BEUKEMA BRUCE L ,  DREHMEL ROBERT A ,  HALL WILLIAM E ,  KUESEL JAMIE R ,  PIVONIA GILAD ,  SHEARER ROBERT A

IPC: H04L9/10

CPC classification number: G06F21/72 ,  H04L9/06 ,  H04L63/123 ,  H04L2209/125

Abstract: PROBLEM TO BE SOLVED: To provide a mechanism to minimize latency impact of data to be decrypted.
SOLUTION: Methods and apparatus for reducing the impact of latency associated with decrypting encrypted data are provided. Rather than wait until an entire packet of encrypted data is validated (e.g., by checking for data transfer errors), the encrypted data may be pipelined to a decryption engine as it is received, thus allowing decryption to begin prior to validation. In some cases, the decryption engine may be notified of data transfer errors detected during the validation process, in order to prevent reporting false security violations.
COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种最小化待解密数据的延迟影响的机制。 提供了用于减少与解密加密数据相关联的延迟的影响的方法和装置。 而不是等到整个加密数据包被验证（例如，通过检查数据传输错误），加密的数据可以在被接收时被流水线化到解密引擎，从而允许在验证之前开始解密。 在一些情况下，可以向解密引擎通知在验证过程期间检测到的数据传输错误，以防止报告错误的安全违规。 版权所有（C）2006，JPO＆NCIPI

公开(公告)号：JP2009129447A

公开(公告)日：2009-06-11

申请号：JP2008285000

申请日：2008-11-06

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： RUSSELL D HOOVER ,  PAUL E SCHARDT ,  MEJDRICH ERIC O ,  SHEARER ROBERT A

IPC: G06F15/173 ,  G06F15/80 ,  G06T1/20

CPC classification number: G06F15/16

Abstract: PROBLEM TO BE SOLVED: To provide a design structure embodied in a machine readable medium.
SOLUTION: Embodiments of the design structure include a network on chip ('NOC'), the NOC comprising: integrated processor ('IP') blocks, routers, memory communications controllers, and network interface controllers, each IP block adapted to a router through a memory communication controller and a network interface controller, each memory communications controller controlling communication between an IP block and memory, and each network interface controller controlling inter-IP block communications through routers; the network organized into partitions, each partition including at least one IP block, each partition assigned exclusive access to a unique physical memory address space; and one or more applications performing on one or more of the partitions.
COPYRIGHT: (C)2009,JPO&INPIT

Abstract translation: 要解决的问题：提供体现在机器可读介质中的设计结构。 解决方案：设计结构的实施例包括片上网络（NOC），NOC包括：集成处理器（“IP”）块，路由器，存储器通信控制器和网络接口控制器，每个IP块适于 通过存储器通信控制器和网络接口控制器的路由器，每个存储器通信控制器控制IP块和存储器之间的通信，以及控制通过路由器进行IP间块通信的每个网络接口控制器; 网络组织成分区，每个分区包括至少一个IP块，每个分区分配独占访问唯一的物理内存地址空间; 以及在一个或多个分区上执行的一个或多个应用。 版权所有（C）2009，JPO＆INPIT

公开(公告)号：GB2499292B

公开(公告)日：2014-04-16

申请号：GB201222158

申请日：2012-12-10

Applicant: IBM

Inventor： SHEARER ROBERT A ,  GARG VIKAS KUMAR ,  KALYANARAMAN SHIVKUMAR

IPC: H04W24/02 ,  H04W28/02 ,  H04W72/12

Abstract: A method, computer program product, and computer system are directed towards an online and distributed optimization framework for wireless analytics. A radio network controller 20 determines a ranking for each of a plurality of received objects using a plurality of similarity graphs. The radio network controller extracts a common structure by collaborative filtering data associated with a plurality of user devices and the plurality of received objects. The common structure is analyzed to infer usage patterns within a time slot. The radio network controller stores a subset of the ranked objects of the plurality of received objects in response to the analysis. Demand predictions across time slots for a plurality of base stations 30, 32, 34 may be made which may subsequently be used when pre-fetching data into local caches 210, 212, 214.

公开(公告)号：GB2499697A

公开(公告)日：2013-08-28

申请号：GB201222151

申请日：2012-12-10

Applicant: IBM

Inventor： SHEARER ROBERT A ,  COMPARAN MIGUEL

IPC: G06F12/08

Abstract: In a multiprocessor system, the processors have separate caches, each associated with a single processor. A first processor has a first directory containing an index to the cache associated with the first processor. It also has a directory containing an index to a second cache associated with a second processor. When the first processor requires a data value, it searches the indexes to see if the value is in either cache. If it is in the first cache, the first processor retrieves it from that cache. If it is in the second index, the first processor sends a request for the data to the second processor. If it is in neither cache, the processor retrieves in from a lower level cache or main memory. The first processor may inject the request into an execution unit of the second processor. The request may be queued, if it cannot be injected immediately.

公开(公告)号：DE102012213631A1

公开(公告)日：2013-02-21

申请号：DE102012213631

申请日：2012-08-02

Applicant: IBM

Inventor： MEJDRICH ERIC O ,  SCHARDT PAUL E ,  SHEARER ROBERT A ,  TUBBS MATTHEW R

IPC: G06T1/20 ,  G06F9/38

Abstract: In einer Multithread-Grafikverarbeitungsarchitektur verwendete, häufig genutzte Zustandsdaten werden in einer Vektorregisterdatei einer Verarbeitungseinheit zwischengespeichert, um Zugriffe auf die Zustandsdaten zu optimieren und die damit verbundene Verwendung des Speicherbusses zu minimieren. Eine Verarbeitungseinheit kann eine Festkomma-Ausführungseinheit sowie eine Vektor-Gleitkomma-Ausführungseinheit enthalten, und eine von der Vektor-Gleitkomma-Ausführungseinheit verwendete Vektorregisterdatei kann dazu verwendet werden, von der Festkomma-Ausführungseinheit verwendete und nach Bedarf in die Universalregister übertragene Zustandsdaten zwischenzuspeichern, wodurch der Bedarf für das wiederholte Abrufen und Zurückschreiben der Zustandsdaten von und in einen L1-Cachespeicher oder einen Cachespeicher auf niedrigerer Ebene, auf den die Festkomma-Ausführungseinheit zugreift, verringert wird.

公开(公告)号：DE102012213631B4

公开(公告)日：2019-03-07

申请号：DE102012213631

申请日：2012-08-02

Applicant: IBM

Inventor： MEJDRICH ERIC O ,  SCHARDT PAUL E ,  SHEARER ROBERT A ,  TUBBS MATTHEW R

IPC: G06T1/20 ,  G06F9/38 ,  G06T15/06

Abstract: In einer Multithread-Grafikverarbeitungsarchitektur verwendete, häufig genutzte Zustandsdaten werden in einer Vektorregisterdatei einer Verarbeitungseinheit zwischengespeichert, um Zugriffe auf die Zustandsdaten zu optimieren und die damit verbundene Verwendung des Speicherbusses zu minimieren. Eine Verarbeitungseinheit kann eine Festkomma-Ausführungseinheit sowie eine Vektor-Gleitkomma-Ausführungseinheit enthalten, und eine von der Vektor-Gleitkomma-Ausführungseinheit verwendete Vektorregisterdatei kann dazu verwendet werden, von der Festkomma-Ausführungseinheit verwendete und nach Bedarf in die Universalregister übertragene Zustandsdaten zwischenzuspeichern, wodurch der Bedarf für das wiederholte Abrufen und Zurückschreiben der Zustandsdaten von und in einen L1-Cachespeicher oder einen Cachespeicher auf niedrigerer Ebene, auf den die Festkomma-Ausführungseinheit zugreift, verringert wird.

公开(公告)号：GB2500458B

公开(公告)日：2014-12-31

申请号：GB201300525

申请日：2013-01-11

Applicant: IBM

Inventor： SHEARER ROBERT A ,  SCHARDT PAUL E ,  TUBBS MATTHEW ,  MUFF ADAM J

IPC: G06F12/14 ,  G06F12/10 ,  G06F21/60

Abstract: A method and circuit arrangement selectively stream data to an encryption or compression engine based upon encryption and/or compression-related page attributes stored in a memory address translation data structure such as an Effective To Real Translation (ERAT) or Translation Lookaside Buffer (TLB). A memory address translation data structure may be accessed, for example, in connection with a memory access request for data in a memory page, such that attributes associated with the memory page in the data structure may be used to control whether data is encrypted/decrypted and/or compressed/decompressed in association with handling the memory access request.

公开(公告)号：DE112013000381T5

公开(公告)日：2014-08-28

申请号：DE112013000381

申请日：2013-01-02

Applicant: IBM

Inventor： SHEARER ROBERT A ,  TUBBS MATTHEW ,  MUFF ADAM ,  SCHARDT PAUL

IPC: G06F12/14 ,  G06F12/08 ,  G06F12/10

Abstract: Ein Verfahren und eine Schaltungsanordnung verwenden ein integriertes Verschlüsselungsmodul innerhalb eines Verarbeitungskerns eines Mehrfachkern-Prozessors, um Verschlüsselungsoperationen, d. h. Verschlüsseln und Entschlüsseln sicherer Daten, in Verbindung mit auf solche Daten zugreifenden Speicherzugriffsanfragen durchzuführen. Das integrierte Verschlüsselungsmodul wird in Kombination mit einer Speicheradressumsetzungs-Datenstruktur als Effective-To-Real-Translation (ERAT) oder Translation Lookaside Buffer (TLB) verwendet, die um verschlüsselungsbezogene Seitenattribute erweitert wurde, um anzuzeigen, welche in der Datenstruktur gekennzeichneten Speicherseiten verschlüsselt sind, so dass mit einer Speicherzugriffsanfrage verbundene sichere Daten im Verarbeitungskern auf der Grundlage des verschlüsselungsbezogenen Seitenattributs für die mit der Speicherzugriffsanfrage verbundene Speicherseite selektiv an das integrierte Verschlüsselungsmodul gestreamt werden können.

公开(公告)号：DE102013200503A1

公开(公告)日：2013-07-25

申请号：DE102013200503

申请日：2013-01-15

Applicant: IBM

Inventor： MUFF ADAM J ,  SCHARDT PAUL E ,  SHEARER ROBERT A ,  TUBBS MATTHEW R

IPC: G06F9/38

Abstract: Ein Hypervisor und ein oder mehrere Programme, z. B. Guest-Betriebssysteme und/oder Benutzerprozessoren oder von dem Hypervisor gehostete Anwendungen sind so konfiguriert, dass sie selektiv über separate Hypervisor-Modus- und Guest-Modus- und/oder Benutzermodus-Anweisungen die Zustände der Sprungvorhersage-Logik speichern und wiederherstellen. Dadurch können unterschiedliche Sprungvorhersage-Strategien für unterschiedliche gehostete Betriebssysteme und Benutzeranwendungen verwendet werden, wodurch ein differenzierteres Optimieren der Sprungvorhersage-Logik gewährleistet werden kann.

公开(公告)号：DE102012213643B4

公开(公告)日：2022-07-21

申请号：DE102012213643

申请日：2012-08-02

Applicant: IBM

Inventor： MEJDRICH ERIC O ,  SCHARDT PAUL E ,  SHEARER ROBERT A ,  TUBBS MATTHEW R

IPC: G06T1/20 ,  A63F13/00 ,  G06F9/38 ,  G06F9/54

Abstract: Schaltkreisanordnung, die Folgendes umfasst:Network-on-Chip-Hardware-Logik, die eine Vielzahl von eine Vielzahl von Hardware-Threads festlegenden Verarbeitungskernen und ein chipintegriertes Netzwerk enthält, das die Vielzahl von Verarbeitungskernen miteinander verbindet; undeine von mindestens einem Teil der Vielzahl von Hardware-Threads ausgeführte Physik-Engine, wobei die Physik-Engine eine Multithread-Software-Pipeline enthält, die eine Vielzahl von Stufen enthält, die so konfiguriert sind, dass sie Zusammenstöße zwischen Objekten aus einer Vielzahl von Objekten in einer Szene erkennen, sowie eine Vielzahl von Impuls-Weiterleitungs-Threads enthält, die so konfiguriert sind, dass sie Impulse zwischen einer Reihe von benachbarten Objekten aus der Vielzahl von sich berührenden Objekten weiterleiten;wobei die Physik-Engine so konfiguriert ist, dass sie für jedes aus der Reihe von benachbarten Objekten den Besitz an dem Objekt einem der Vielzahl von Impuls-Weiterleitungs-Threads zuweist und eine Tabelle über benachbarte Objekte für den Impuls-Weiterleitungs-Thread erzeugt, dem das Objekt zugewiesen ist, die jedes Objekt aus der Reihe von benachbarten Objekten identifiziert, die das Objekt berührt;wobei die Physik-Engine so konfiguriert ist, dass sie als Reaktion auf einen erkannten Zusammenstoß mit einem ersten Objekt aus der Reihe von benachbarten Objekten eine erste thread-übergreifende Impulsnachricht erzeugt, die eine Größenordnung und eine Richtung enthält;wobei jeder Impuls-Weiterleitungs-Thread unter der Vielzahl von Impuls-Weiterleitungs-Threads so konfiguriert ist, dass er als Reaktion auf das Empfangen einer einem Impuls zugehörigen thread-übergreifenden Impulsnachricht den Impuls lokal durch ein Objekt weiterleitet, dessen Besitz dem Impuls-Weiterleitungs-Thread zugewiesen ist, für jedes in der Tabelle über benachbarte Objekte für den Impuls-Weiterleitungs-Thread identifizierte benachbarte Objekt eine Größenordnung und eine Richtung einer weitergeleiteten Kraft ermittelt, den Impuls für jedes in der Tabelle über benachbarte Objekte für den Impuls-Weiterleitungs-Thread identifizierte benachbarte Objekt an den Impuls-Weiterleitungs-Thread weiterleitet, indem er eine thread-übergreifende Impulsnachricht an diesen sendet, welche die dafür ermittelte Größenordnung und Richtung der weitergeleiteten Kraft enthält, eine thread-übergreifende Impulsbestätigungsnachricht von jedem benachbarten Objekt empfängt, das in der Tabelle über benachbarte Objekte für den Impuls-Weiterleitungs-Thread identifiziert wurde,eine Größenordnung und eine Richtung einer Reaktionskraft zumindest teilweise beruhend auf den thread-übergreifenden Impulsbestätigungsnachrichten ermittelt und eine thread-übergreifende Impulsbestätigungsnachricht mit der Größenordnung und Richtung der Reaktionskraft als Bestätigung für die empfangene thread-übergreifende Impulsnachricht sendet, undwobei die Physik-Engine so konfiguriert ist, dass sie als Reaktion auf das Erkennen eines zukünftigen Zusammenstoßes zwischen Objekten in einer Szene eine Neuzuordnung der Arbeitslast unter der Vielzahl von Impuls-Weiterleitungs-Threads wahlweise in Abhängigkeit von Objekteigenschaften der als zukünftig zusammenstoßend erkannten Objekten einleitet,