公开(公告)号：DE112012005058T5

公开(公告)日：2014-09-18

申请号：DE112012005058

申请日：2012-12-05

Applicant: IBM

Inventor： SHEARER ROBERT ,  HOOVER RUSSELL DEAN ,  WATSON ALFRED ,  COMPARAN MIGUEL

IPC: G06F9/38

Abstract: Ein Verfahren und eine Schaltungsanordnung verwenden ein Netzwerk zum Übertragen von Variablen mit geringer Latenzzeit zwischen den Registerspeichern mehrerer Verarbeitungskerne in einem Prozessorchip mit mehreren Kernen zum Unterstützen von feingranulierter Parallelität von virtuellen Threads zwischen mehreren Hardware-Threads. Die Übertragung einer Variablen über das Variablenübertragungsnetzwerk kann durch ein Verschieben von einem lokalen Register in einem Registerspeicher eines Quellen-Verarbeitungskernes an ein Variablenregister initiiert werden, das einem Ziel-Hardware-Thread in einem Ziel-Verarbeitungskern zugeteilt ist, so dass der Ziel-Hardware-Thread anschließend die Variable von dem Variablenregister an ein lokales Register in dem Ziel-Verarbeitungskern verschieben kann.

公开(公告)号：GB2499697A

公开(公告)日：2013-08-28

申请号：GB201222151

申请日：2012-12-10

Applicant: IBM

Inventor： SHEARER ROBERT A ,  COMPARAN MIGUEL

IPC: G06F12/08

Abstract: In a multiprocessor system, the processors have separate caches, each associated with a single processor. A first processor has a first directory containing an index to the cache associated with the first processor. It also has a directory containing an index to a second cache associated with a second processor. When the first processor requires a data value, it searches the indexes to see if the value is in either cache. If it is in the first cache, the first processor retrieves it from that cache. If it is in the second index, the first processor sends a request for the data to the second processor. If it is in neither cache, the processor retrieves in from a lower level cache or main memory. The first processor may inject the request into an execution unit of the second processor. The request may be queued, if it cannot be injected immediately.

公开(公告)号：GB2512004B

公开(公告)日：2015-01-07

申请号：GB201412178

申请日：2012-12-05

Applicant: IBM

Inventor： SHEARER ROBERT ,  HOOVER RUSSELL DEAN ,  WATSON ALFRED ,  COMPARAN MIGUEL

IPC: G06F9/54 ,  G06F9/38

Abstract: A method and circuit arrangement utilize a low latency variable transfer network between the register files of multiple processing cores in a multi-core processor chip to support fine grained parallelism of virtual threads across multiple hardware threads. The communication of a variable over the variable transfer network may be initiated by a move from a local register in a register file of a source processing core to a variable register that is allocated to a destination hardware thread in a destination processing core, so that the destination hardware thread can then move the variable from the variable register to a local register in the destination processing core.

公开(公告)号：GB2499697B

公开(公告)日：2014-04-02

申请号：GB201222151

申请日：2012-12-10

Applicant: IBM

Inventor： SHEARER ROBERT A ,  COMPARAN MIGUEL

IPC: G06F12/08

公开(公告)号：DE102012224265A1

公开(公告)日：2013-07-04

申请号：DE102012224265

申请日：2012-12-21

Applicant: IBM

Inventor： COMPARAN MIGUEL ,  SHEARER ROBERT A

IPC: G06F9/34 ,  G06F9/355 ,  G06F12/08

Abstract: Paralleldatenverarbeitungsumgebungen, in denen Threads, die in benachbarten Prozessoren ausgeführt werden, auf denselben Datensatz zugreifen können, können so entworfen und konfiguriert werden, dass sie eine oder mehrere Ebenen von Cachespeichern gemeinsam nutzen. Bevor ein Prozessor eine Anforderung nach Daten nach einem Cachespeicher-Fehltreffer an eine höhere Eben des Cachespeichers weiterleitet, kann der Prozessor ermitteln, ob die Daten in einem lokalen Cachespeicher eines benachbarten Prozessors gespeichert sind. Wenn dies der Fall ist, kann der Prozessor die Anforderung an den benachbarten Prozessor weiterleiten, um die Daten abzurufen. Da der Zugriff auf die Cachespeicher für die beiden Prozessoren gemeinsam erfolgt, erhöht sich die effektive Speichergröße. Dadurch kann die Anzahl der Cachespeicher-Fehltreffer für jede Ebene des gemeinsam genutzten Cachespeichers vorteilhaft verringert werden, ohne die Größe der einzelnen Cachespeicher auf dem Prozessor-Chip zu vergrößern.

公开(公告)号：DE112012005320T5

公开(公告)日：2014-10-02

申请号：DE112012005320

申请日：2012-11-07

Applicant: IBM

Inventor： COMPARAN MIGUEL ,  BROWN JEFFREY D ,  SHEARER ROBERT A ,  WATSON III ALFRED T

IPC: G06F9/45 ,  G01R31/3183 ,  G01R31/3187 ,  G06F11/263 ,  G06F11/27

Abstract: Ein Verfahren und eine Schaltungsanordnung verwenden eine Scanlogik, die auf einer Einheit mit integrierter Schaltung oder einem Chip eines Multicore-Prozessors angeordnet ist, um einen intern integrierten entscheidungsbasierten Selbsttest des Chips durchzuführen. Testmuster werden intern auf dem Chip erzeugt und an die Scanketten in mehreren Verarbeitungskernen auf dem Chip gesendet. Von den Scanketten ausgegebene Testergebnisse werden miteinander auf dem Chip verglichen, und es wird Mehrheitsentscheidung angewendet, um abweichende Testergebnisse zu identifizieren, die einen fehlerhaften Verarbeitungskern anzeigen. Es kann eine Bitposition in einem Fehler-Testergebnis verwendet werden, um einen fehlerhaften Haltespeicher in einer Scankette und/oder eine fehlerhafte Funktionseinheit in dem fehlerhaften Verarbeitungskern zu identifizieren, und ein fehlerhafter Verarbeitungskern und/oder eine fehlerhafte Funktionseinheit können in Reaktion auf das Testen automatisch deaktiviert werden.

公开(公告)号：GB2512004A

公开(公告)日：2014-09-17

申请号：GB201412178

申请日：2012-12-05

Applicant: IBM

Inventor： SHEARER ROBERT ,  HOOVER RUSSELL DEAN ,  WATSON ALFRED ,  COMPARAN MIGUEL

IPC: G06F9/54 ,  G06F9/38

Abstract: A method and circuit arrangement utilize a low latency variable transfer network between the register files of multiple processing cores in a multi-core processor chip to support fine grained parallelism of virtual threads across multiple hardware threads. The communication of a variable over the variable transfer network may be initiated by a move from a local register in a register file of a source processing core to a variable register that is allocated to a destination hardware thread in a destination processing core, so that the destination hardware thread can then move the variable from the variable register to a local register in the destination processing core.

公开(公告)号：GB2511972A

公开(公告)日：2014-09-17

申请号：GB201410749

申请日：2012-11-07

Applicant: IBM

Inventor： BROWN JEFFREY D ,  COMPARAN MIGUEL ,  SHEARER ROBERT A ,  WATSON ALFRED T III

IPC: G01R31/3187 ,  G01R31/3183 ,  G01R31/3185 ,  G06F9/45 ,  G06F11/263 ,  G06F11/27

Abstract: IEE120067PCT ˉ40ˉ Abstract of the Disclosure A method and circuit arrangement utilize scan logic disposed on a multi- core processor integrated circuit device or chip to perform internal voting-based built in self test (BIST) of the chip. Test patterns are generated internally on the chip and communicated to the scan chains within multiple processing cores on the chip. Test results output by the scan chains are compared with one another on the chip, and majority voting is used to identify outlier test results that are indicative of a faulty processing core. A bit position in a faulty test result may be used to identify a faulty latch in a scan chain and/or a faulty functional unit in the faulty processing core, and a faulty processing core and/or a faulty functional unit may be automatically disabled in response to the testing.