公开(公告)号：GB2512004A

公开(公告)日：2014-09-17

申请号：GB201412178

申请日：2012-12-05

Applicant: IBM

Inventor： SHEARER ROBERT ,  HOOVER RUSSELL DEAN ,  WATSON ALFRED ,  COMPARAN MIGUEL

IPC: G06F9/54 ,  G06F9/38

Abstract: A method and circuit arrangement utilize a low latency variable transfer network between the register files of multiple processing cores in a multi-core processor chip to support fine grained parallelism of virtual threads across multiple hardware threads. The communication of a variable over the variable transfer network may be initiated by a move from a local register in a register file of a source processing core to a variable register that is allocated to a destination hardware thread in a destination processing core, so that the destination hardware thread can then move the variable from the variable register to a local register in the destination processing core.

公开(公告)号：DE112012005058T5

公开(公告)日：2014-09-18

申请号：DE112012005058

申请日：2012-12-05

Applicant: IBM

Inventor： SHEARER ROBERT ,  HOOVER RUSSELL DEAN ,  WATSON ALFRED ,  COMPARAN MIGUEL

IPC: G06F9/38

Abstract: Ein Verfahren und eine Schaltungsanordnung verwenden ein Netzwerk zum Übertragen von Variablen mit geringer Latenzzeit zwischen den Registerspeichern mehrerer Verarbeitungskerne in einem Prozessorchip mit mehreren Kernen zum Unterstützen von feingranulierter Parallelität von virtuellen Threads zwischen mehreren Hardware-Threads. Die Übertragung einer Variablen über das Variablenübertragungsnetzwerk kann durch ein Verschieben von einem lokalen Register in einem Registerspeicher eines Quellen-Verarbeitungskernes an ein Variablenregister initiiert werden, das einem Ziel-Hardware-Thread in einem Ziel-Verarbeitungskern zugeteilt ist, so dass der Ziel-Hardware-Thread anschließend die Variable von dem Variablenregister an ein lokales Register in dem Ziel-Verarbeitungskern verschieben kann.

公开(公告)号：GB2512004B

公开(公告)日：2015-01-07

申请号：GB201412178

申请日：2012-12-05

Applicant: IBM

Inventor： SHEARER ROBERT ,  HOOVER RUSSELL DEAN ,  WATSON ALFRED ,  COMPARAN MIGUEL

IPC: G06F9/54 ,  G06F9/38

Abstract: A method and circuit arrangement utilize a low latency variable transfer network between the register files of multiple processing cores in a multi-core processor chip to support fine grained parallelism of virtual threads across multiple hardware threads. The communication of a variable over the variable transfer network may be initiated by a move from a local register in a register file of a source processing core to a variable register that is allocated to a destination hardware thread in a destination processing core, so that the destination hardware thread can then move the variable from the variable register to a local register in the destination processing core.