公开(公告)号：DE102019113970A1

公开(公告)日：2020-11-26

申请号：DE102019113970

申请日：2019-05-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  BADACK CHRISTIAN ,  GÖSSEL MICHAEL ,  OBERLÄNDER KLAUS

IPC: G11C29/08 ,  G06F11/26

Abstract: Es wird ein Verfahren zur Erkennung eines Adressfehlers beim Lesen einer Bitfolge aus einem Speicher vorgeschlagen, wobei geprüft wird, ob die Bitfolge in Verbindung mit der anliegenden Leseadresse ein Codewort eines Fehlercodes ist und wobei, falls die Bitfolge in Verbindung mit der anliegenden Leseadresse kein Codewort des Fehlercodes ist, ein Adressfehler dann erkannt wird, sofern der Fehlercode einen durch ihn korrigierbaren Fehler nicht korrigiert. Entsprechend werden eine Vorrichtung, ein System und ein Computerprogrammprodukt angegeben.

公开(公告)号：DE102017125617B8

公开(公告)日：2020-08-27

申请号：DE102017125617

申请日：2017-11-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  BADACK CHRISTIAN ,  GÖSSEL MICHAEL

IPC: H03M13/15 ,  G06F11/10 ,  G11C29/42

公开(公告)号：DE102015121646B4

公开(公告)日：2020-10-08

申请号：DE102015121646

申请日：2015-12-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  GOESSEL MICHAEL ,  BADACK CHRISTIAN

IPC: H03M13/15 ,  G06F11/10

Abstract: Verfahren zur Korrektur eines Fehlers in einem Fehlermuster,- bei dem die Korrektur des Fehlers unter Verwendung eines modifizierten Fehlersyndroms durchgeführt wird,- wobei das modifizierte Fehlersyndrom unter Verwendung des Fehlermusters bestimmt ist,- wobei die Korrektur mittels eines Fehlercodes mit einem Codeabstand 2(t + 1) für K Fehlermuster aus jeweils M Bits durchgeführt wird und bei dem K · M = t + 1, t ≥ 2, K ≥ 1 und M ≥ 2 gelten.

公开(公告)号：DE102015118668B4

公开(公告)日：2020-06-04

申请号：DE102015118668

申请日：2015-10-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  GOESSEL MICHAEL ,  BADACK CHRISTIAN

IPC: H03M13/15 ,  G06F11/10

Abstract: Schaltungsanordnung zur Bestimmung eines Korrektursignals basierend auf mindestens einem Bitfehler eines Binärworts- mit mehreren Teilschaltungen (ST), wobei je eine Teilschaltung für eine zu korrigierende Bitposition des Binärworts vorgesehen ist,- wobei jede der Teilschaltungen mindestens zwei Lokatorpolynomwerte bereitstellt,- mit einer Auswahleinheit, die abhängig von den Lokatorpolynomwerten und abhängig von einem Fehlersignal (err, E) ein Korrektursignal bestimmt.

公开(公告)号：DE102014215252A1

公开(公告)日：2015-02-05

申请号：DE102014215252

申请日：2014-08-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  GÖSSEL MICHAEL ,  BADACK CHRISTIAN

IPC: H03M13/15

Abstract: Eine Schaltungsanordnung zur Fehlerkorrektur weist mehrere Unterschaltungen zum Bestimmen von Zwischenwerten Zw0, Zw1, Zw2, Zw3, die als Koeffizienten in einem Fehlerkorrekturausdruckzu verwenden sind, auf. Die Zwischenwerte Zw0, Zw1, Zw2, Zw3 werden abhängig von Untersyndromen s1, s3, s5 bestimmt, so dass im Fall eines 1-Bit-, 2-Bit- oder 3-Bit-Fehlers , zi2 , ..., zim ) = (0, 0, ..., 0) gilt, wenn ein Fehler an der Bitposition i aufgetreten ist, und , zi2 , ..., zim ) ≠ (0, 0, ... 0) gilt, wenn kein Fehler an der Bitposition i aufgetreten ist. Ein Korrekturwertfür die Bitposition i kann dann auf der Grundlage des fürausgewerteten Fehlerkorrekturausdrucks bestimmt werden.

公开(公告)号：DE102014215252B4

公开(公告)日：2022-10-20

申请号：DE102014215252

申请日：2014-08-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  GÖSSEL MICHAEL ,  BADACK CHRISTIAN

IPC: H03M13/15 ,  G06F11/08 ,  H04L1/00

Abstract: Schaltungsanordnung SK für eine Fehlerkorrektur zumindest von 1-Bit-, 2-Bit- und 3-Bit-Fehlern von Bits in einem n-stelligen Binärwort v'=v'1,...,v'n, das sich aus Bitfehlern eines n-stelligen Codeworts v = v1,...,vneines binären BCH-Codes C über dem Galois-Feld GF(2m) ergeben hat, wobei m ≥ 4 ist, wobei der Code C einen Codeabstand von wenigstens d ≥ 7 aufweist, wobei der BCH-Code C eine H-Matrix H aufweist, so dass m erste Zeilen der H-Matrix eine Untermatrix H1bilden, m zweite Zeilen der H-Matrix eine zweite Untermatrix H3bilden und weitere m Zeilen der H-Matrix eine dritte Untermatrix H5bilden mitH1=(h11,…,h1n),H3=(h31,…,h3n) und H5=(h51,…,h5n),wobeih11=αj1,…,h1n=αjn,h31=α3(j1),…,h3n=α3(jn),h51=α5(j1),…,h5n=α5(jn)gilt, α ein Element des Galois-Felds GF(2m) in seiner Vektordarstellung als ein m-Komponenten-Binärspaltenvektor ist und der jeweilige Exponent j von αjmodulo 2m- 1 zu interpretieren ist und n ≤ 2m- 1 gilt, welche Folgendes aufweist:einen Syndromgenerator Synd, der dafür ausgelegt ist, ein Fehlersyndrom s zu bestimmen, wobei m erste Komponenten von s ein m-Komponenten-Untersyndrom s1bilden, m zweite Komponenten von s ein zweites m-Komponenten-Untersyndrom s3bilden und weitere m Komponenten von s ein drittes Untersyndrom s5bilden, wobeis1=H1⋅v',s3=H3⋅v' und s5=H5⋅v'gelten, mehrere Unterschaltungen, wobei für jedes Bit vi', das einer möglichen Fehlerkorrektur des n-stelligen Binärworts v'=v'1,...,v'nunterzogen wird, eine Unterschaltung SKiexistiert, die so ausgelegt ist, dass sie anhand von Zwischenwerten Zw0, Zw1, Zw2, Zw3, die für alle der möglichen Fehlerkorrektur unterzogenen Bitpositionen gleich sind, einen Korrekturwert Δvinach der folgenden BeziehungΔvi=z1i∨z2i∨…∨zmi¯bildet, wobei(z1i,z2i,…,zmi)=Zw3⋅α3ji+Zw2⋅α2ji+Zw1⋅αji+Zw0gilt und die Zwischenwerte Zw0,Zw1,Zw2,Zw3abhängig von den Untersyndromen s1, s3, s5bestimmt werden, so dass im Fall eines 1-Bit-Fehlers oder eines 2-Bit-Fehlers oder eines 3-Bit-Fehlers Folgendes gilt:zi=(z1i,z2i,…,zmi)=(0,0,…,0),wenn ein Fehler an der Bitposition i aufgetreten ist, undzi=(z1i,z2i,…,zmi)≠(0,0,…,0),wenn kein Fehler an der Bitposition i aufgetreten ist,wobei für das Bestimmen der Zwischenwerte Zw0,Zw1,Zw2und Zw3jeweils eine Unterschaltung SZw0, SZw1, SZw2und SZw3existiert, die so konfiguriert ist, dass sie die gleichen Zwischenwerte Zw0,Zw1,Zw2und Zw3anhand der Untersyndrome s1, s3, s5für jede der möglichen Fehlerkorrektur des Worts v' unterzogene Bitposition bereitstellt, undeine kombinatorische Schaltung Vkn, die dafür ausgelegt ist, Bits v'idie einer möglichen Fehlerkorrektur unterzogen werden, komponentenweise mit entsprechenden von der Unterschaltung SKibereitgestellten Korrekturwerten Δvizu möglicherweise korrigierten Bitsvicorzu kombinieren.

公开(公告)号：DE102017125617B4

公开(公告)日：2020-06-18

申请号：DE102017125617

申请日：2017-11-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  BADACK CHRISTIAN ,  GÖSSEL MICHAEL

IPC: H03M13/15 ,  G06F11/10 ,  G11C29/42

Abstract: Schaltungsanordnung zur Bestimmung von mindestens zwei Bytefehlerpositionssignalen- zur Identifikation mindestens eines Bytefehlers in einer Binärfolge, die mehrere Bytes umfasst,- wobei die Binärfolge im fehlerfreien Fall ein Codewort eines Fehlercodes ist,- wobei die Schaltungsanordnung derart eingerichtet ist, dass jedes der mindestens zwei Bytefehlerpositionssignale unter Verwendung von Komponenten eines Fehlersyndroms des Fehlercodes derart bestimmbar ist, dass es anzeigt, ob ein mit dem Bytefehlerpositionssignal assoziiertes Byte der Binärfolge fehlerhaft ist oder nicht,- wobei die mindestens zwei Bytefehlerpositionssignale parallel bestimmt werden,- wobei der Fehlercode- ein t-Bytefehler-korrigierender Code oder- ein t-Bytefehler-korrigierender und (t + 1)-Bytefehler-erkennender Code ist, wobei t ≥ 2 gilt.

公开(公告)号：DE102017125617A1

公开(公告)日：2019-05-02

申请号：DE102017125617

申请日：2017-11-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  BADACK CHRISTIAN ,  GÖSSEL MICHAEL

IPC: H03M13/15

Abstract: Es wird eine Lösung vorgeschlagen betreffend eine Bestimmung von mindestens zwei Bytefehlerpositionssignalen zur Identifikation mindestens eines Bytefehlers in einer Binärfolge, die mehrere Bytes umfasst, wobei die Binärfolge im fehlerfreien Fall ein Codewort eines Fehlercodes ist, wobei die Schaltungsanordnung derart eingerichtet ist, dass jedes der mindestens zwei Bytefehlerpositionssignale unter Verwendung von Komponenten eines Fehlersyndroms des Fehlercodes derart bestimmbar ist, dass es anzeigt, ob ein mit dem Bytefehlerpositionssignal assoziiertes Byte der Binärfolge fehlerhaft ist oder nicht und wobei die mindestens zwei Bytefehlerpositionssignale parallel bestimmt werden. Weiterhin wird eine Lösung vorgeschlagen betreffend eine Korrektur mindestens eines Bytefehlers in einer Binärfolge, die mehrere Bytes umfasst, wobei die Binärfolge im fehlerfreien Fall ein Codewort eines Fehlercodes ist, wobei folgende Schritte durchgeführt werden: (i) Bestimmung mindestens eines Bytefehlerpositionssignals unter Verwendung von Komponenten eines Fehlersyndroms des Fehlercodes derart, dass mittels des Bytefehlerpositionssignals bestimmbar ist, ob ein Byte der Binärfolge fehlerhaft ist oder nicht, (ii) Bestimmung mindestens eines Bytefehlerkorrekturwerts anhand dessen eine mittels des Bytefehlerpositionssignals identifizierte fehlerhafte Byteposition korrigierbar ist, wobei mindestens einer der Bytefehlerkorrekturwerte für mindestens ein korrektes Byte bestimmt wird.

公开(公告)号：DE102015118668A1

公开(公告)日：2017-05-04

申请号：DE102015118668

申请日：2015-10-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  GOESSEL MICHAEL ,  BADACK CHRISTIAN

IPC: H03M13/15

Abstract: Es wird eine Schaltungsanordnung zur Bestimmung eines Korrektursignals basierend auf mindestens einem Bitfehler eines Binärworts angegeben mit mehreren Teilschaltungen (ST), wobei je eine Teilschaltung für eine zu korrigierende Bitposition des Binärworts vorgesehen ist, wobei jede der Teilschaltungen mindestens zwei Lokatorpolynomwerte bereitstellt, und mit einer Auswahleinheit, die abhängig von den Lokatorpolynomwerten und abhängig von einem Fehlersignal (err, E) ein Korrektursignal bestimmt. Weiterhin wird Verfahren für eine Ansteuerung einer solchen Schaltungsanordnung vorgeschlagen.

公开(公告)号：DE102019113970B4

公开(公告)日：2022-11-24

申请号：DE102019113970

申请日：2019-05-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  BADACK CHRISTIAN ,  GÖSSEL MICHAEL ,  OBERLÄNDER KLAUS

IPC: G11C29/08 ,  G06F11/10 ,  G06F11/26

Abstract: Verfahren zur Erkennung eines Adressfehlers beim Lesen einer Bitfolge aus einem Speicher,- bei dem geprüft wird, ob die Bitfolge in Verbindung mit der anliegenden Leseadresse ein Codewort eines Fehlercodes ist,- bei dem, falls die Bitfolge in Verbindung mit der anliegenden Leseadresse kein Codewort des Fehlercodes ist, ein Adressfehler dann erkannt wird, sofern der Fehlercode einen durch ihn korrigierbaren Fehler nicht korrigiert,- bei dem mittels des Fehlercodes ein Speicherzellenfehler in der Bitfolge erkannt und/oder korrigiert wird,- bei dem der Speicherzellenfehler mittels eines ersten Fehlersyndroms erkannt und/oder korrigiert wird,- bei dem der Adressfehler mittels eines zweiten Fehlersyndroms erkannt wird, wobei das erste Fehlersyndrom von dem zweiten Fehlersyndrom unterschiedlich ist.